在DFT时，同一时钟不同沿(mix_edges)间要插latch吗？

lk120

在DFT时，同一时钟不同沿(mix_edges)间要插latch吗？

用RTL Compiler，工具文档说用分两种情况：

下降沿在前， 上升沿在后，不用加latch
上降沿在前， 下升沿在后，要加latch的
这究竟有什么区别呢？？

各位大神，到底用不用插入呀！！

sjtusonic

回复 1# lk120


posReg->negReg的话：
  上升沿时，posReg的Q端更新，其老的值却不能被negReg采（因为是neg才采样），这样就丢失了。
negReg->posReg的话：
  上升沿时，negReg的Q端不更新，posReg采样不会有问题，下降沿时，negReg更新也不会有问题，这样就没问题。


不插latch的话，产生测试向量的软件能看到这里会丢失，所以不会有问题，但会影响到测试覆盖率。

lk120

回复 2# sjtusonic

谢谢！！
刚才看DC文档也提到这个问题了！！
方法同RC一样！！

可不可以这样理解：
posReg->negReg的话：
在正脉冲来时，p的更新的数据在同一个时钟周期内n抓到！！
这样的表现正是hold violation的体现！！
所以可以加一个lockup器件delay一个周期而解决这个问题！！

sjtusonic

回复 3# lk120


    对的，类似hold violation的数据丢失现象。

Gary.wang

在综合的时候综合根据会自动判断吧，好像设置某个属性后就可以了；

绅士呵呵

sjtusonic 发表于 2012-11-28 08:43
回复 3# lk120

大佬，我在set_scan_configuration -mix_clock mix_edges选项，负沿触发的DFF并没有被前移到扫描链前端，负沿DFF在扫描链中的位置还是在posedge触发器后面是怎么回事？

绅士呵呵

sjtusonic 发表于 2012-11-27 20:14
回复 1# lk120

大佬，我在set_scan_configuration -mix_clock mix_edges选项，负沿触发的DFF并没有被前移到扫描链前端，负沿DFF在扫描链中的位置还是在posedge触发器后面是怎么回事？

pg_pg

绅士呵呵 发表于 2020-11-25 13:36
大佬，我在set_scan_configuration -mix_clock mix_edges选项，负沿触发的DFF并没有被前移到扫描链前端， ...

想问一下负沿DFF没移到前面，然后正沿和负沿DFF之间有加lockup latch么。我理解的是，工具要么把负沿DFF全部串到chain的最前面，如果串在中间，就要在正沿DFF和负沿DFF之间加lockup latch来保证data正确性和timing收敛。

jchhg

pg_pg 发表于 2021-3-10 12:08
想问一下负沿DFF没移到前面，然后正沿和负沿DFF之间有加lockup latch么。我理解的是，工具要么把负沿DFF ...

SFF串chain的时候是由一个nice rule的原则，如果是同一个时钟的不同沿串chain，，，一般是下降沿在前面，上升沿在后面，这样能保证每一拍SFF都能接受到数据。