整数分频cppll，如何限制spurs？

sekong179 · 发表于 2012-11-1 16:41:27

回复 20# yuanlk_seu

CP结构是通用的，一般论文上都有，CMOS开关，opamp跟随，镜像源就是简单的casecode结构

yuanlk_seu · 发表于 2012-11-1 16:47:31

回复 18# 不死的心

我想请教一个CP的问题，就是在同频同相时充放电电流在瞬态情况下匹配还挺好，怎么当充电或是放电时，现在我设定REF延时100ps，也就是放电100ps，但是发现放电电流和充电电流之间的匹配变的很差了！只要相位差进一步减小那么匹配特性就变好，锁定以后肯定是同频同相最好，这样匹配特性也是最好的，但是如果锁定在一个很小的相位差上，此时充电放电的匹配特性不是最好，可能他们的净电压差为零，那么会不会锁定在这样的状态下呢？这样缺点就是纹波可能大点？？我用的可能是带误差运放结构的原因，导致在充电或放电过程中匹配特性不是很好，在同频同相时反而变好？？不知道有没有遇到过？？还有如果我把负载电容加大，那么这种充放电时的不匹配可以变好一些，但是实际环路中的电容不是很大，一般都是在20p以内的那个电容其主要作用的，不知道你有没有遇到类似的问题！！！！！

不死的心 · 发表于 2012-11-1 22:51:37

回复 22# yuanlk_seu

我认为你这是在vtune在变化的过程中，这个时候没有必要讨论匹配

yuanlk_seu · 发表于 2012-11-2 09:36:45

回复 23# 不死的心

你可能没有理解我的意思，我的意思是假设相位差没有达到0，但是有一个比较小的静态相差，比如说有10ps的相差可以使得CP输出端的净电流为0，Vtune就是抖动比较大，另一种情况就是相位差基本为零此时充放电匹配，净电流也为零，Vtune抖动比较小，我担心会锁到静态相差稍微大一点的情况？不知道我说的你理解吗？说白了就是相差为10ps的地方是有个冲或是放电流，在后面的复位脉冲期间，由于同时打开充放电电流都有，但是两者之间匹配相差比较多，这样有可能使得前面10ps的充或是放电流与后面复位期间由于匹配较差产生的电流差相等，那这样也会造成净电流为0，不知道你有没有仿真小的相位差的情况？以前我基本全是仿真同频同相时看看匹配而已，没有考虑小相位差时的匹配？不知道你是怎么考虑的？

不死的心 · 发表于 2012-11-2 11:27:36

回复 24# yuanlk_seu

一般指考虑静态失配和动态失配，让PFD的输入信号是同频同相的的情况下讨论的，鉴频鉴相器在锁定情况下相位差是接近零的，所以不必这样考虑的

草莓咖啡因 · 发表于 2012-11-5 11:18:32

学习，学习

sunjianhui · 发表于 2014-10-20 14:59:54

回复 1# sekong179

用什么软件进行的仿真.

何平 · 发表于 2014-10-21 20:13:47

mark mark

hzx85337856 · 发表于 2016-3-15 23:33:09

reference spur 会产生一个phase offset，对频率没什么影响，但是会产生spur。有3个部分，第一个部分是leakage current，第二部分是Iup和Idown的mismatch，第三部分是PFD的deadzone elimination，就是reset的path delay 和inverter的delay引起的。你把三个部分的公式推一遍，就看到里边那些决定因素了。你的KVCO决定了loop里边的bw 和 gain

slq402 · 发表于 2016-3-17 11:38:06

谢谢分享

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