请教高频在DC中怎样设置时序

tntdog · 发表于 2012-10-25 22:43:10

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采用0.13um工艺，200MHz，在DC中create_clock 就是5ns周期，这样set_input_delay和set_output_delay就只能在5ns以下，DC综合出来好多时序违反呀，有高手知道这该怎么设置吗？

HP_ccyz2012 · 发表于 2012-10-26 09:47:41

你是怎么设置的，贴出来看看，有时可能不是设置的问题，也许本来就是代码的问题，看你这时钟频率挺高的

tntdog · 发表于 2012-10-26 12:33:01

回复 2# HP_ccyz2012

不太好贴，工作的地方不能上外网，我就是设了set_input_delay和set_output_delay 2ns，然后报告的违反路径中Required time是6.5，实际的Arrival time是8.多，报了VIOLATED，就是想问下高频的话在DC设置中有没有特殊要求？

陈涛 · 发表于 2012-10-26 15:01:04

时序约束该怎么设就怎么设，没有特别的
综合时，用compile ultra, effort high, 加一遍incremental
有可能还有几个其他的设置，可以从compile_ultra的man里面查到

tntdog · 发表于 2012-10-26 18:06:31

回复 4# 陈涛

版主，一直不明白，综合时怎么做incremental？

zhaichunhua168 · 发表于 2012-10-26 20:17:55

Incremental基于已有的结果进行优化

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