用VHDL语言设计一个频率计

vhdml

要求：
1s中输出一次数据；
总共三个端口，一个测试时钟，一个被测时钟，一个12位串行数据；
被测时钟变化时，开始计数，并输出值。

vhdml

回复 1# vhdml


没人会，自己回，我会了

vhdml

在上升沿时判断，else 计数。

vhdml

在上升沿时判断，else 计数。