求下面电路能容忍的最大positive clk skew和最大negative clk skew

qing_icefire · 发表于 2012-10-1 13:51:07

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本帖最后由 qing_icefire 于 2012-10-1 13:52 编辑

如图，求电路能容忍的最大positive clk skew和最大negative clk skew
几个概念：
positive clk skew: DFF2的clock比DFF1晚
negative clk skew: DFF2的clock比DFF1早
已知条件：
Tsetup=1ns Thold=1ns Tclk_to_q=1ns

qing_icefire · 发表于 2012-10-1 13:57:18

不小心把图片重复发了一遍。还望高手帮忙解答

qing_icefire · 发表于 2012-10-1 14:14:23

个人觉得此题最大的困难在于如何确定组合逻辑传播延时的最大值和最小值

shujixyz · 发表于 2012-10-1 14:26:20

Tc-q + Tdelay(max) + Tsetup <= Tclk + Tskew(negative)
Tclk未知。。。Tdelay(max) = 4 + 3 + 1 = 8ns

Tc-q + Tdelay(min) >= Thold + Tskew(positive)
Tdelay(min) = 3 + 1 = 4ns
Tskew(positive) <= 4ns

qing_icefire · 发表于 2012-10-1 15:01:16

我怎么感觉应该是这样？
Tc-q + Tdelay(max) + Tsetup <= Tclk + Tskew(positive)
Tc-q + Tdelay(min) >= Thold + Tskew(negative)

shujixyz · 发表于 2012-10-1 15:10:15

本帖最后由 shujixyz 于 2012-10-1 15:31 编辑

Tskew(negative)影响建立时间，DFF2时钟越早到则建立时间越不能满足。
Tskew(positive)越大则DFF2的旧输入数据越容易被新到达数据覆盖

最短路径DFF1->DFF2 或DFF2->DFF1都是4ns

所有应该还是我上面给的

刚才误以为最短路径是DFF2->DFF1了

boyiworld · 发表于 2012-10-7 21:42:15

3楼正解

lqbuaa · 发表于 2012-10-9 09:45:55

回复 2# qing_icefire

最大路径延迟8ns，最小4ns。如果周期为T，则
Tskew（TDFF1-TDFF2）为 :
Tskew<=T-8-Ts-Tcko=T-10ns (1)
Tskew>=Th-4-Tcko=-4ns (2)
可根据（1）（2）两式确定。

shujixyz · 发表于 2012-10-27 22:13:20

cadence招聘笔试考了这题，后来想想应该考虑DFF1->DFF2 和DFF2->DFF1两种情况
因为这是个循环路径。。。

薛定谔的太极拳 · 发表于 2013-7-3 17:23:29

kankan.....................

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