Serdes TX

hejinjie · 发表于 2012-9-6 10:19:44

小弟也在做serdes，不过是简单的TX部分，此贴必奉为精品，遇到大问题后定来请教

waley · 发表于 2012-9-7 01:45:45

good 神帖
push~~~3q3q~~~
推一下!!!!

mcgrady · 发表于 2012-9-8 00:57:07

我顶起

adelezy · 发表于 2012-9-10 14:30:15

看见analogLib中有tline和mtline,两者有何区别呢？

adelezy · 发表于 2012-9-17 16:05:41

欢迎大家来此贴讨论serdes。

adelezy · 发表于 2012-9-26 16:58:47

以前是做PLL的，觉得都已经好像模拟的那些纯模拟的运放啊什么的都接触不到了，做了serdes发现，离模拟越来越远了。。。。。。
因为以前接触过射频系统，感觉做系统的很牛很牛，先要搭个框架，然后给各个模块分配指标，再得出整个系统的信噪比啊什么的，做serdes需要这些吗，我所看的serdes里面的东西，基本上都是用standard cell搭搭就好了。。。。。。

wuzl423 · 发表于 2012-9-26 22:18:21

回复 46# adelezy

SerDes里面也有很多东西的，calibration 算法，DLL PLL equalizer CDR interpolater bias esd layout等等，貌似没那么简单吧。

fogworld · 发表于 2012-9-26 23:02:24

回复 47# wuzl423

serdes 确实没那么简单。
请教一个问题，如果TX有半速率做，最后用高低电平mux出去串行数据。那么SATA2来说，TXPLL产生的时钟就是1.5G。在SPEC里要求的是down spread 5000ppm,但是这个是对3G的data来说的。那对SSC PLL 1.5G ，扩频应该多到多少呢?-2500ppm?-10000ppm还是-5000ppm？自己感觉应该是要做到-10000ppm，因为如果1.5G clock周期变化最大为1%的话，半个周期变化应该为0.5%，用这个半周期去框数据，数据周期变化也是0.5%。高手帮忙分析下。谢谢了

wuzl423 · 发表于 2012-9-27 16:57:21

回复 48# fogworld

3G全速，数据周期为333p，-5000ppm频偏，数据周期334.7ps
半速, 1.5G clock 周期666p，-5000ppm频偏，周期669.3ps，采用半周期串化出数据，数据周期为clock周期的一般，即：669.3p/2=334.7ps,相对于333ps仍然是-5000ppm

fogworld · 发表于 2012-9-27 17:08:17

简单的问题，搞错了。1.5G的0.5％相当于3G的1％了。所以1.5G也应该是5000ppm。谢谢楼上的～～

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