求教一个setup如何修复的问题，今年遇到的一个笔试题

AveryYoung · 发表于 2012-9-23 23:19:20

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如图所示，求助各位

wlbce · 发表于 2012-9-23 23:49:32

2bit-vector是啥？
不懂，同求！

AveryYoung · 发表于 2012-9-24 09:29:13

回复 2# wlbce

我也没明白这个提示是什么意思，我私以为可能是一个两位的向量，可以理解为两根线么？

AveryYoung · 发表于 2012-9-24 16:01:04

求助各位，这题目让我夜不能寐啊

A1985 · 发表于 2012-9-24 21:52:46

本帖最后由 A1985 于 2012-9-24 21:54 编辑

自己去理解： QQ截图20120924214115.jpg

supercainiao · 发表于 2012-9-24 22:38:15

没看明白，楼上的意思是把DFF1提前到C中？

AveryYoung · 发表于 2012-9-24 22:45:48

回复 5# A1985

可以理解成是对第二个cmd1的输入加上两个dff么？

我感觉这么做还是有点插pipeline的意思。

729050850 · 发表于 2012-9-25 00:29:44

自己去理解：
A1985 发表于 2012-9-24 21:52

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大侠你好，你的目的是通过减少reg to reg 之间的组合逻辑的延时减少Tclock, 改变后的电路结构里增加了一个DFF, 改变后的电路的输出并不变。我想知道的是，你在电路里增加一个DFF 你是通过改VERILOG代码，还是改网表，还是在APR步骤去插入一个DFF? 应在哪一步增加这个DFF?

smartyaya · 发表于 2012-9-25 00:43:09

学习了，搞IC不容易啊。。。。。。。。。。

smartyaya · 发表于 2012-9-25 00:44:13

其实我是来刷钱的。。。

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