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[求助] SAR ADC logic的问题

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发表于 2012-9-8 20:45:16 | 显示全部楼层 |阅读模式

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本人刚开始接触SAR ADC,现在有一问题:关于SAR ADC的logic模块,我们传统的logic模块工作原理是每次在转换完一个数据后,必须对寄存器清零,使数据每次都跟vref/2比较。现在能不能不用每次跟此中间值比较,直接跟前一次比较结果进行比较得出转换结果。如果可以,能有大神帮忙传个逻辑电路图或者VHDL代码。在此跪谢!!!!!
发表于 2012-9-9 09:44:08 | 显示全部楼层
看得太少了。楼主再多看看论文吧。
 楼主| 发表于 2012-9-9 15:28:14 | 显示全部楼层
回复 2# 半支烟
现在关键是有急用,催得紧啊。。。。
发表于 2012-9-9 18:53:21 | 显示全部楼层
从理论上讲,在一定的条件下,从ADC本身来说是可以这样做的。但是不知道你想干什么。
而且实际上会有很多的问题。
就ADC本身而言,会使电路变复杂,会增加很多的模拟电路与数字的电路。
再多学一下吧,你知道得太少了。
如果你想要一个跟前一次结果相关联的ADC,那么你可以选择sigma delta ADC
 楼主| 发表于 2012-9-10 19:10:00 | 显示全部楼层
可能问题没描述清楚。现在就是在SAR里可以存储码字,以4位为例,假设前一次得到接近Vin的数字码字是1010,现在此数据存储在SAR中,在此转换结束时,码字输出后,不对此寄存器清零。当下一个模拟数据Vin进来时,它就与这时的1010对应的模拟数据进行比较,逐次逼近,得到此次Vin的数字码字。依次进行下去。
这种logic模块跟我们传统的不一样,我们传统的就是每次的Vin转换完成,码字输出后,马上对寄存器清零。
现在就是这种新的logic模块的实现,我对编程这一块实在是不擅长,但是任务紧。。。哎~所以求教大神关于此种logic模块的代码。。。
发表于 2012-9-11 10:07:19 | 显示全部楼层
本帖最后由 tayo134 于 2012-9-11 10:12 编辑

回复 5# stevenzhangjun


   还是那句话, 你这样做会使电路变复杂,在保证性能的情况下,会增加很多的模拟电路与数字的电路。除非是写paper,要不然非常没有实用性如果你非要那样做,那么你应该把你的原理写清楚,是每一步应该怎么做,每个时钟都需要做什么都写清楚(需要非常详细,不能只说比较或者加减之类的,比如说怎么比较,比较所用的电平从哪里来,怎么逼近,逼近所用的wire和时序都要说清楚),要不然没人愿意帮你写出来。因为那样相当于做一个完整的定制ADC(抱括模拟和数字),工作量很大。
你可能自己都还没有搞清楚这个东西,所以建议你把你要做的ADC做一个详细的建模分析,然后看一看电路应该怎么实现。
如果你真想做这个东西写paper的话,应该很难找到人帮忙了。
发表于 2012-9-22 20:24:33 | 显示全部楼层
回复 6# tayo134
有个疑惑,如果按楼主说得那样做的话,会不会有误差累加的问题?还有哪里会影响性能吗,这种方式有专门的叫法吗?有paper讲这种方式吗?听着挺有意思的


谢谢!
发表于 2012-10-29 10:50:59 | 显示全部楼层
想法很有意思,但是……很幼稚……
发表于 2015-3-21 11:41:02 | 显示全部楼层
LZ不要被他们动摇你的想法,你的是SIGAM-DETAL型的SAR ADC,你这种对信号比较平稳的信号转换非常有利,将大幅度提高性能。
发表于 2015-3-21 11:42:55 | 显示全部楼层
回复 7# abbot_1860
不会误差累加有专门文献的,sigma-delta 型的SAR ADC。非常适用于平缓的输入信号处理
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