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查看: 5926|回复: 12

[求助] RTL层可以从哪些方面提高系统频率?

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发表于 2012-9-2 13:31:27 | 显示全部楼层 |阅读模式

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请问各位,在RTL层(包括用DC优化)层如何提高系统时钟频率?除了插流水和并行处理
另外,如果使用DC优化,怎样加约束呢,或者怎样设置,先拜谢了!
发表于 2012-9-3 09:34:10 | 显示全部楼层
回复 1# anychao


   方法就是这两个,至于DC建议还是看一些教程, Synopsys_实验系列4_编译与优化_Design_Compiler.ppt (5.55 MB, 下载次数: 147 )
发表于 2012-9-3 10:23:28 | 显示全部楼层
回复 2# meteoryzy


    学习下,谢谢
发表于 2012-9-3 15:58:08 | 显示全部楼层
学习学习
发表于 2012-9-3 18:35:54 | 显示全部楼层
组合逻辑路径尽量做短
发表于 2012-9-3 19:00:31 | 显示全部楼层
学习了,谢谢分享
发表于 2012-9-5 10:49:24 | 显示全部楼层
有兴趣,学习,学习。
发表于 2012-9-5 10:51:28 | 显示全部楼层
其实中心思想就是把组合逻辑的logic depth尽量的减小。
发表于 2012-9-6 08:23:27 | 显示全部楼层
或者在使用更先进的工艺库
发表于 2012-9-9 01:09:33 | 显示全部楼层
回复 1# anychao


    这些设置都是次要的

主要的还是根据需要的频率,写出适当延迟的代码!
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