求助，下图中的时序约束在dc中如何实现

AveryYoung · 发表于 2012-7-31 22:10:10

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如图，
有两个信号A B，是模块digit的输出，通向一个IP，从IP的手册上查到一个时序，需要A和B两个信号的波形如图，
图中的时间T1，必须在0到10ns之间。
前端设计时，由于外界的时钟频率为74ns，因此在代码上设计是将T1处理为零，但是通过PR后的sta/sdf，后仿，发现T1的时间不满足这个要求。
想问问，dc在综合约束的时候，要如何约束这个AB信号，目前dc中没有对两个端口进行约束

时序图

AveryYoung · 发表于 2012-8-1 10:47:01

问题补充，AB两个信号之间没有时序路径；且AB是输出向一个IP的控制信号，IP在设计中已经做成BLACK BOX

陈涛 · 发表于 2012-8-1 10:51:12

max/min delay

AveryYoung · 发表于 2012-8-1 11:00:08

回复 3# 陈涛

可否使用set_data_check?
set_max/min_delay似乎只能对组合链路做约束，而且AB信号之间没有时序路径，约束set_max_delay -from A -to B似乎不太合理

陈涛 · 发表于 2012-8-1 11:35:59

可否使用set_data_check? ==》可以试试，不过后端不一定认这个命令
约束set_max_delay -from A -to B似乎不太合理 ==》不是这么做的，多找几个set_max_delay 的实际用法学学

mnluan · 发表于 2012-8-1 15:38:49

set_max_delay -rise_from digit/A -to IP相应端口 X
set_max_delay -rise_from digit/B -to IP相应端口 X+10

试试看行不，呵呵。

AveryYoung · 发表于 2012-8-1 16:01:39

回复 6# mnluan

恩，不过，digit直接就把这两个信号输入到IP上的，中间也没有什么链路，之间就是组合逻辑，所以我觉得这个方法有点悬，不过值得一试，谢谢

twn2000 · 发表于 2012-8-1 16:35:29

这个光靠约束是完不成的，加约束的最终目的是为了在路径上加延时，如果这样的话那么A和B的上升沿可能会发生变化，所以最简单是在B上加逻辑吧!个人愚见

AveryYoung · 发表于 2012-8-1 19:01:09

回复 6# mnluan

此法不行。

AveryYoung · 发表于 2012-8-1 19:02:06

回复 8# twn2000

你的意思是在dc得到的网表中，给B的端口加上一个delay_cell么？

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