请教用verilog给存储器建模的问题

easelive

回复 6# zhptan


    呵呵，我也是新手

bookbike

回复 1# easelive


    不知道可不可以把 shu定义成reg 然后放到always块里面去？

jefby

1. module test(shu);
   
2. output reg  [31:0] shu;
   
3. reg clock;
   
4. reg [31:0] i,r;
   
5. reg [9:0] j;
   
6. reg [31:0] Imemory[0:1023];
   
7. 
   
8. initial begin
   
9.         clock <= 0;
   
10.         i <= 32'h0;
    
11.         r <= 32'h0;
    
12.         j <= 32'h0;
    
13. end
    
14. 
    
15. always @(negedge clock)
    
16.    shu <= Imemory[i-1];
    
17. always @(posedge clock)
    
18. begin
    
19.         Imemory[j] <= i;
    
20.         i <= i+1;
    
21.         j <= j+1;
    
22. end
    
23. 
    
24. always
    
25. begin
    
26.         #1 clock <= ~clock;
    
27. end
    
28. endmodule
    

复制代码

下图是修改后的成功仿真图

成功仿真图

你源程序的问题在于
连续赋值语句
assign shu = Imemory是在数据i的值有变化时即刻将值赋给端口shu，而实际的写入存储器是在时钟的上升沿，也就是说当i变化时，并没有有效的数据。所以读出有问题。

easelive

回复 13# jefby


    非常感谢您的回答，我已经成功赋值了，我犯了很低级的错误，呵呵
至于您写的第二行的语法不知道是verilog的版本，我在VCS上仿真无法通过，不过我修改成其他的类型就好了
非常感谢！

easelive

回复 12# bookbike


    可以的，您说的方法是可行的。谢谢