急！请熟悉cadence AMS的大侠帮忙看看这个问题，先谢谢了！

bigcathua

帮顶一个。。。

winsun

正在学习中.

shikaicool

thanks for sharing

lizhaohong520@

回复 2# hawkwgp


    楼主··我现在遇到问题啊··我没有这个connection rules啊！我设置的时候找不到是怎么回事！！！

lizhaohong520@

回复 27# datone520


    高手··你好··我现在找不到我的connectrule怎么搞呢？
然后我跑仿真出现以下错误！
Discipline resolution Pass...
.vop( net9 ), .vss( cds_globals.\gnd!  ), .ck2( net028 ), .ck1( net11 ),
                                                     |
ncelab: *E,CUVNCM (./ihnl/li/mixsim/schematic/verilog.vams,20|53): No connection module found:Need an input port of continuous discipline electrical, and an output port of discrete discipline logic, at instance mixsim.I6.
.vop( net9 ), .vss( cds_globals.\gnd!  ), .ck2( net028 ), .ck1( net11 ),
                                                                    |
ncelab: *E,CUVNCM (./ihnl/li/mixsim/schematic/verilog.vams,20|68): No connection module found:Need an input port of continuous discipline electrical, and an output port of discrete discipline logic, at instance mixsim.I6.
net022[0:15] ), .filter_in( { cds_globals.\gnd! ,net9 } ), .reset(
                                               |
ncelab: *E,CUVNCM (./ihnl/li/mixsim/schematic/verilog.vams,27|47): No connection module found:Need an input port of continuous discipline electrical, and an output port of discrete discipline logic, at instance mixsim.I1.
net17 ), .clk( net017 ) );
    |
ncelab: *E,CUVNCM (./ihnl/li/mixsim/schematic/verilog.vams,28|4): No connection module found:Need an input port of continuous discipline electrical, and an output port of discrete discipline logic, at instance mixsim.I1.
net17 ), .clk( net017 ) );

wll0411

LS的，你在cds.lib中添加一个 DEFINE connectLib 安装目录/ius82/tools/affirma_ams/etc/connect_lib/connectLib ，然后在ADE---Setup---Connect Rules，弹出菜单中，Rules Name的下拉菜单中选择一个就行了，如果没有转换电平合适的，可以Customize来修改电平。

yuan_sheng

回复 46# wll0411 我用的irun 脚本方式进行的数模混合仿真，报错信息和45#楼一模一样，脚本里面根本看不出和cds.lib有什么关系？
还请您多多指教呀！

paul21st

ding!!!!

kevin1910514

对，共享一下License，共同学习
我正在准备

zouyufeng

这个问题一般和逻辑模块有关系，有时仿真器会这么认为

我一般的处理方式是把数字的逻辑反过来设计，就没有问题了

其实这么做就是没有找到原因，但是这么做可以完成正确的仿真

有没有人知道确切的原因？