deta-sigma PLL中噪声问题？求指教

hhlunar

回复 8# zhangrenguo

    给vco的控制信号如果存在周期性的扰动，假如这个扰动的角频率是Wm,那么输出信号会在频率Wo+N*Wm产生spur,N为整数，那么如果Wm小了，那么频谱上量化噪声不久被展开了吗，相当于SPUR的能量被平均了，我暂时的这么想的，呵呵。。。可能不对是吧！ 我在研究研究。。谢谢你了

hhlunar

回复 7# zhangrenguo
非常感谢您的赐教！


    需要仔细再分析结构哈。噪声是由于输入和输出的误差引起的。你想想，输入是一个n>1 bit的数，输出变成m<n bit的数，这中间显然存在误差。当然最终体现出的就是噪声了。通过Z域模型的分析和matlab仿真，你可以很清楚的看出，DSM将噪声推向高频。

感觉在Z域上还是很好理解的！
我感觉我还是有一个可能错误的概念导致我不理解量化噪声的来源，我是这么想的，对于一个一阶的deta-sigma,如果输入是M/2^K,那么在2^K周期内产生M个1,那么输出不就是M/2^K么，数字电路怎么会量化错误！感觉肯定是哪个概念错了！

您说的输入是一个n>1 bit的数，输出变成m<n bit的数，这中间显然存在误差不太理解！

感觉还是文章看少了！呵呵。。

  

zhangrenguo

回复 12# hhlunar

对于一阶单bitDSM，每个时钟周期输出就是1bit序列（0,1），而你每个时钟周期输入的是多位（比如32bit，48bit），显然需要经过量化才行了。。。。。

zhangrenguo

回复 11# hhlunar

显然不对三，你可以做做实验看看是不是你想的这样。。。。。看看杂散出现的位置是否出现在你说的那个位置

hhlunar

回复 13# zhangrenguo


    在ADC里面，量化噪声是由有限的分辨率产生的，在小数PLL里，你的输入不管是不是多位的，你的输入定了，那么你的输出就是一个固定的伪随机序列，我的理解是一个输入固定对应一串伪随机序列。。数字电路是理想情况是不会发生错误逻辑的。。我因该是走到这个错误的胡同了。。呵呵。。我再去理解一下DSM吧。。谢谢你 。。你是在在校学生还是工作了呢？