关于create_clock和create_generated_clock的约束问题？

X6J6P6

大家好，我们现在用SMIC0.18工艺做项目，图1是逻辑综合时对jtag_clk的约束，分别有latency、uncertainty、gating_check和transiton。小弟想咨询如下问题：
1）、图1中对clock的transition的约束是不是有点紧啊，还有，hold的gating_check的余度为0，大家说合适吗？
2）、假如芯片有一个生成时钟（gen_clk），它的source就是jtag_clk，如果我的jtag_clk如图1所设置，那么，gen_clk还有必要设置latency、uncertainty、gating_check和transition吗？如果我参照图2的意思的话，我怎么感觉不用设置呢。
谢谢各位了。

shengbeyond

1.transition应该还可以吧（个人感觉）transition和你cell的驱动能力有关吧，与时钟关系不是很大，hold可以适当加大些，你的模块不大可以多试几次看下结果如何
2.不需要设置，cts时generated clock会和source clock在一起compile和optimize

混乱三千年

transition太小了，hold可以加大到0.3左右

X6J6P6

先谢谢楼上二位，自己再顶。

bsbs525

对楼主的第2问表示关注~
有人有不同观点么？刚才问了个朋友，他就是不同的观点，说从时钟继承不到这些约束。现在有点糊涂，不知道谁是对的了

dianyubaobei

你的朋友是对的。gen_clk只继承master_clk的latency属性。不继承uncertainty、clock gating什么的。但是它们是属于同一时钟域的同步时钟。除了latency外，你可以认为他们是不同的时钟，没有任何关系。

上善若水8888

回复 6# dianyubaobei


    请问什么是继承master clock的latency属性？时序报告中能显示出来吗？谢谢

上善若水8888

回复 1# X6J6P6


您好，不知道您对generated_clock怎么约束理解了没有。先附上一张时序报告图，图中clk2是clk经过32分频得到的，在顶层约束中对clk2的约束是：create_generated_clock -name clk2 -source clk -divide_by 32 [get_pins d1/clk2_reg/Q]
set_clock_latency              1 [get_clocks clk2]
set_clock_latency      -source 1 [get_clocks clk2]
像图上的一样，clk2的network_delay为2，没有继承clk的source_latency。请问这是为什么啊？

joeyrung

我现在也是同样的问题，在做cts的时候，master clock的latency并没有传给generated clock，所以generated clock的latency还是从DFF的Q端开始算起的

Clock Tree Name                : "clk4m"
Clock Period                   : 243.00000      
Clock Tree root pin            : "U_clk_gen/clk4m_reg/Q"
Number of Levels               : 10
Number of Sinks                : 398
Number of CT Buffers           : 51
Number of CTS added gates      : 0
Number of Preexisting Gates    : 1
Number of Preexisting Buf/Inv  : 2
Total Number of Clock Cells    : 54
Total Area of CT Buffers       : 603.68005      
Total Area of CT cells         : 667.34094      
Max Global Skew                : 0.09076   
Number of MaxTran Violators    : 0
Number of MaxCap Violators     : 0
Number of MaxFanout Violators  : 0


Operating Condition               worst
Clock global Skew                 0.091
Longest path delay                1.336
Shortest path delay               1.245

The longest path delay end pin: U_tranceiver/U_demod_top/U_slic_intpol/dc_delay_reg_15_/CK
The shortest path delay end pin: U_tranceiver/U_demod_top/U_slic_intpol/bpktctl_syn_reg/CK

The longest Path:
Pin           Cap                 Fanout    Trans     Incr      Arri
--------------------------------------------------------------------------------
U_clk_gen/clk4m_reg/Q
              0.013                      2  0.172     0.000     0.000     r
U_clk_gen/U24/A
              0.013                      1  0.172     0.000     0.000     r
U_clk_gen/U24/Y
              0.009                      2  0.083     0.079     0.079     f
U_clk_gen/U29/B
              0.009                      1  0.083     0.000     0.079     f
U_clk_gen/U29/Y
              0.016                      1  0.116     0.238     0.317     f
U_clk_gen/CTSCLKINV_X40_A7TR_G4B1I11/A
              0.016                      1  0.116     0.000     0.318     f
U_clk_gen/CTSCLKINV_X40_A7TR_G4B1I11/Y
              0.025                      1  0.106     0.094     0.411     r
U_clk_gen/CTSCLKINV_X40_A7TR_G4B1I1/A
              0.025                      1  0.106     0.000     0.412     r
U_clk_gen/CTSCLKINV_X40_A7TR_G4B1I1/Y
              0.073                      1  0.115     0.101     0.512     f
U_clk_gen/U41/A
              0.073                      1  0.115     0.001     0.514     f
U_clk_gen/U41/Y
              0.097                      2  0.096     0.092     0.605     r
U_tranceiver/U_demod_top/CTSCLKINV_X12_A7TR_G5B4I1/A
              0.097                      1  0.096     0.007     0.612     r
U_tranceiver/U_demod_top/CTSCLKINV_X12_A7TR_G5B4I1/Y
              0.056                      1  0.070     0.071     0.683     f
U_tranceiver/U_demod_top/CTSCLKINV_X24_A7TR_G5B3I1/A
              0.056                      1  0.070     0.001     0.684     f
U_tranceiver/U_demod_top/CTSCLKINV_X24_A7TR_G5B3I1/Y
              0.484                      5  0.371     0.236     0.920     r
U_tranceiver/U_demod_top/CTSCLKINV_X12_A7TR_G5B2I4/A
              0.484                      1  0.371     0.024     0.944     r
U_tranceiver/U_demod_top/CTSCLKINV_X12_A7TR_G5B2I4/Y
              0.186                     10  0.201     0.188     1.132     f
U_tranceiver/U_demod_top/U_slic_intpol/CTSCLKINV_X3_A7TR_G5B1I36/A
              0.186                      1  0.201     0.013     1.145     f
U_tranceiver/U_demod_top/U_slic_intpol/CTSCLKINV_X3_A7TR_G5B1I36/Y
              0.064                     11  0.218     0.190     1.335     r
U_tranceiver/U_demod_top/U_slic_intpol/dc_delay_reg_15_/CK
              0.064                      0  0.218     0.001     1.336     r
[clock delay]                                                   1.336
--------------------------------------------------------------------------------

ic小顽童

你的朋友是对的。gen_clk只继承master_clk的latency属性。不继承uncertainty、clock gating什么的。但是它们 ...
dianyubaobei 发表于 2012-6-27 23:53

                               
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反了吧 继承uncertainty 不继承latency吧