一般一个电路的Timing slack有多少啊？

trueif

看了一下liberty，发现propagation delay的普遍情况是：ff:nom:ss = 0.6:1.0:3.0
  
这样的话如果要满足ss下面也能跑，难道要在nom设计时多留200%的slack？

陈涛

1）那个不叫propagation delay，应该是cell delay
2）为什么在nom下设计，直接用ss不就得了

trueif

1）那个不叫propagation delay，应该是cell delay
2）为什么在nom下设计，直接用ss不就得了
陈涛 发表于 2012-6-2 11:40

                               
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谢谢！所以一般情况都是在ss下面综合的哦？

ss下面综合时，会多少slack？是0还是一个正数？

那么ss综合出来以后，回去给nom或者ff测试时，会多出多少slack？

LVZY

一般来说根据后端布局布线及其它一些因素，在整个周期的基本上预留一定的margin，然后综合时收敛到0即可。
没有多少slack的概念。如果说你留的margin比较多，有富余的，那么可以允许综合时有少量的Timing Violations （-50ps，Maybe）。
其实问题的关键还是要做好时序预算。

谢谢！所以一般情况都是在ss下面综合的哦？

ss下面综合时，会多少slack？是0还是一个正数？

那 ...
trueif 发表于 2012-6-3 10:36

                               
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