DDR DQS信号的用途讨论

shenqizhiren · 发表于 2012-5-25 17:50:07

回复 70# wangyingwei

您所说的状态机是不是指的是quartusa ,我用的是 ise,不记得有状态机啊

0205feiyu · 发表于 2012-5-25 18:37:04

回复 65# shenqizhiren

1.从波形上看，发的命令应该是对的，我想看下从的地址是什么，如果你的是DDR2，送2个就行了。也有可能你的DQS/DQ在PHY上已经连错了，data根本没有送进去。
  2.DQS是一对差分信号，你的UDQS, LDQS怎么是一摸一样的。

  3.您说的DQS要移相，mask是什么意思？read的时候，DQS跟DQ是对齐的，那么你就要对DQS移一个90度来采，mask就是DDR出来的DQS一开始和最后有一个脉冲，需要去掉。不过，如果你是在FPGA上做的话，可以不用DQS来采读回来的data，直接用时钟就好就是了，因为command发出后，data什么时候回来，这个时间是可以算出来的。

  4.dqsvalid，这是个什么信号？
在FPGA上我没有做过这些东西，可能也说的不对

shenqizhiren · 发表于 2012-5-25 20:23:22

回复 75# 0205feiyu

非常感谢您的回复！ 1、控制器是DDR SDRAM的，不是DDR2。PHY我是真心没有接触过，也不知道还需要这个，我直接在Spartan3E开发板上做的，所以“DQS/DQ在PHY上已经连错了，data根本没有送进去。”这一点我自己也不清楚。
2、因为是DDR1，所以DQS不是差分信号，UDQS和LDQS分别对应高8位和低8位DQ，两者是一样的。
3、DQS为什么要移相90°来采呢？“不过，如果你是在FPGA上做的话，可以不用DQS来采读回来的data，直接用时钟就好就是了，因为command发出后，data什么时候回来，这个时间是可以算出来的。”这个观点非常好，我才发现可以用时钟来采。但我还有两个疑问：（1）假如CL=2的话，在发出读命令后2个时钟，这2个时钟的延时是硬件自己的延迟还是在代码里实现延迟？（2）我通过chipscope观察不到DQ上有数据发出来是怎么回事呢？我用的双向端口例化模块来实现的，把双向端口例化成单向的在chipscope里观察，上面什么现象都没有，是不就没有读出来啊？
4、dqsvalid是我设置的一个中间变量，作为DQS三态门的输出使能控制。
请指正，感激不尽！！！

shenqizhiren · 发表于 2012-5-27 10:33:35

额，高人们还在么？求指点~~~~

wangyingwei · 发表于 2012-5-27 10:35:23

回复 74# shenqizhiren

LZ用的软件ISIM确实没用过，我是先把控制器写好，连到DDR的行为模型仿真无误后，才会生成BIT进行FPGA测试，这也是前端的通用规则吧
。LZ这样直接硬件测试出了问题确实不太好定位，你能把系统设计的总体框图贴下吗？？如果没有PHY直接把控制器的输出连到DDR管脚上，DDR是没法驱动的

shenqizhiren · 发表于 2012-5-27 10:49:39

本帖最后由 shenqizhiren 于 2012-5-27 10:51 编辑

回复 78# wangyingwei

谢谢您的回复！系统的总体框图是这样的：

框图

Spartan3E开发板管脚接线图如下：

开发板管脚连接图

，这个不就是说管脚已经连接上了么？还需要PHY的么？
我还有一个小问题：刷新操作是DDR芯片自己操作的还是像我框图那样设置一个单独的刷新模块来操作的？
求大神指点迷津~~~

wangyingwei · 发表于 2012-5-27 12:30:38

PHY不一定单独的器件啊，对于FPGA应用来说一般都会采用FPGA工具软件IP库里面的PHY模型，比如你用的这个ALTERA的片子，本来的板子设计中IP肯定包括PHY模块，应该是控制器 + PHY构成你的系统设计，像你不经过PHY的话是没法满足器件接口的物理特性的。
你如果想用的话，可以用WIZARD生成一个DDR控制器的IP（里面应该有PHY），然后把你的控制器替换掉IP中原控制器构成系统设计。
另外，刷新是要控制器来提供的

stanelor · 发表于 2012-5-27 21:07:00

我知道DDR2的读时序，在Xilinx FPGA上没法使用DQS来捕捉DQ，这个时候需要用内FPGA的DDR controller内部时钟来采样DQ数据(IO工作在DDR模式下，大概是个深度4~8的FIFO)，因为DQ的相位与FPGA内部时钟的相位受板子布线memory以及CL的影响，大概的延迟cycle数是知道的，但要让FPGA内clock对齐DQ中间，需要用到IO上的IDELAY功能，它可以让每个IO信号输入有可配置的延迟时间；具体可以先用Core_Generator产生对应的类似PHY的结构仔细研究一下IO处在DDR模式下是怎么实现数据接收FIFO的

stanelor · 发表于 2012-5-27 21:10:10

ALTERA的FPGA不清楚是否支持DQS采样DQ

shenqizhiren · 发表于 2012-5-28 09:33:38

回复 80# wangyingwei

谢谢~~~我得再看看PHY到底是怎么回事了，时间有点来不及了。昨天测试了一下Spartan3E开发板，发现DDR上的VDD/VDDQ/VREF电压都不对，而且差分时钟那里还漏焊了一个电阻。开发板是买来的，之前从来没怀疑过板子会出问题，所以暂时先把硬件问题搞定在说，可能没时间搞了，还是非常感谢您的帮助~

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