DDR DQS信号的用途讨论

shenqizhiren · 发表于 2012-5-28 09:38:39

本帖最后由 shenqizhiren 于 2012-5-28 09:41 编辑

回复 81# stanelor

额，虽然我用的是DDR1，用FPGA内部时钟来采集DQ也是完全可以的，但是，您所说的FIFO、IO延时这些内容是我之前没听说过的，以后有时间一定好好研究研究，此外，我用的Xilinx公司的Spartan3E系列芯片，Micon公司的DDR，datasheet上面倒是说DQS可以采集DQ，不过二者相位相同，在读的时候~~ 谢谢您的回复！

stanelor · 发表于 2012-5-28 10:07:26

读数据，memory送出来的DQ与DQS边沿对齐
对于ASIC来说一般都会使用PHY，在读通道上会使用DLL来让DQS延迟90°，这样在ASIC内部，用延迟后的DQS边沿对准DQ的中心，将数据采样进入FIFO
FPGA没法使用这样的方式，它可采用Direct_Clocking Technique
查看xilinx的应用文档XAPP701, XAPP709

0205feiyu · 发表于 2012-5-28 22:31:07

回复 75# 0205feiyu

1. PHY 是一个模拟的IP，在控制器跟DDR直接必须由它来驱动，这东西应该在FPGA上集成的吧。所以我的意思就是，你是PHY没连还是连错了，这样的话数据自然不会写进去，那也就读不出来了。

2. DQS为什么要移相90°来采呢？读时候DQS跟DQ是对齐的，所以我们让DQS延90，这样就会在data的中心点来采，会比较好。那么这个延时就要你自己来做了，用PLL或者其他什么东西。在FPGA里，你应该产生0/90/180/270四个时钟，用90or270来代替DQS采数据，然后按照需要自己玩玩看。在ASIC中是必须用DQS的，因为tapout后，器件的延时就不准了。
（1）假如CL=2的话，在发出读命令后2个时钟，这2个时钟的延时是硬件自己的延迟还是在代码里实现延迟？自己实现。你延的时间长一点再送write看看。
（2）我通过chipscope观察不到DQ上有数据发出来是怎么回事呢？不好意思，帮不了你，没玩过你说的那个东西。

0205feiyu · 发表于 2012-5-28 22:34:41

还有，您老的设计模块图画的也太简单了点吧

shenqizhiren · 发表于 2012-5-29 15:43:15

回复 87# 0205feiyu

谢谢！我现在已经调试出来了，不是代码的原因，是手里的Spartan3E开发板上的DDR供电管脚电压错了（要求2.5V却只有0.25V），换了一块新的板子后，就直接读出来了，由于chipscope采样时钟做不到太高，因此抓取的信号在相位上有一些不对，但这只是采样时钟太低导致，并不影响写和读的数据。经过测试，写进DDR的4个字节的数据完整读出来了。我没有使用PHY，读的时候采样也没有考虑采用时钟，时间上来不及了，之前没指望会做得出来。不管怎样，感谢前辈们的指导，谢谢，好人一生平安~~~