[已解决]求助，STA时发现某些cell的延迟异常的大，

mikiahmikiah · 发表于 2012-5-22 22:01:56

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本帖最后由 mikiahmikiah 于 2012-5-24 16:21 编辑

无标题.png

如图中U5，A端到Y端延迟317ns；触发器cnt_reg_1_时钟端CK到输出端Q延迟为1517；时钟周期为296.
不知道为什么会有这种情况出现，求教，求教。。。

陈涛 · 发表于 2012-5-22 23:53:36

可能是clock net上fanout太大
你给的信息太少，可能的情况很多，上面只是其中之一

mikiahmikiah · 发表于 2012-5-23 09:21:16

本帖最后由 mikiahmikiah 于 2012-5-23 11:56 编辑

回复 2# 陈涛
嗯，我查看了一下，clock net 上fanout就是很大172，有什么方法可以解决吗？
create_generated_clock -name CLK2 -source [get_ports clk] -divide_by 2 clkdiv/clk2
create_generated_clock -name CLK4 -source [get_ports clk] -divide_by 4 clkdiv/clk4
create_generated_clock -name CLK8 -source [get_ports clk] -divide_by 8 clkdiv/clk8
set_dont_touch_network CLK
set_dont_touch_network CLK2
set_dont_touch_network CLK4
set_dont_touch_network CLK8
set_false_path -from CLK2 -to CLK8
set_false_path -from CLK8 -to CLK2
set_false_path -from CLK8 -to CLK4
set_false_path -from CLK4 -to CLK8
这是关于generated clock的脚本，
当我加上set_ideal_network(下面三行脚本)后，就没有问题了，不知道是为什么？
set_ideal_network -no_propagate clk2
set_ideal_network -no_propagate clk4
set_ideal_network -no_propagate clk8

陈涛 · 发表于 2012-5-23 15:07:53

CTS之前要保留那个ideal net
原因去看那个命令的解释

mikiahmikiah · 发表于 2012-5-23 15:35:29

回复 4# 陈涛

嗯，谢谢版主的回复。。。

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