A/D采集如何拼接

wusinianjian · 发表于 2012-5-5 23:46:39

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各位大侠，小弟有一事不明还请各位多多指教。现有一路300MHz的信号，我想用A/D去采，希望fs是1.2G，可是达不到，别人告诉我可以用4个300M的A/D去拼。实在想不通怎么拼，能说说原理吗？

haomeiya · 发表于 2012-5-6 01:46:24

我也不知道怎麼拚, 不過你可以看書

pusher_yxg · 发表于 2012-5-6 07:36:02

拼接的技术难度是相当大的，当然如果不考虑有效位数，还是可以拼接的。其实1.2G的ADC国半也是有的...

hjf2002_hk · 发表于 2012-5-6 09:45:36

产生4路90度相位差的300M ADC时钟，同步4路采样。

wusinianjian · 发表于 2012-5-6 19:02:24

回复 4# hjf2002_hk

那我FPGA工作的时钟岂不是要到1.2G了？FPGA系统时钟只能到300M。麻烦你细说下。。。。。。。。

wusinianjian · 发表于 2012-5-6 19:04:00

回复 2# haomeiya

我就是不知道哪方面的书有说这个具体的方法的

hjf2002_hk · 发表于 2012-5-7 09:02:42

看看TI或者ADI的高速ADC的demo板资料应该会多一些了解的。

wusinianjian · 发表于 2012-5-7 13:39:10

回复 7# hjf2002_hk

谢谢。

fuyibin · 发表于 2012-5-10 09:10:42

各位大侠，小弟有一事不明还请各位多多指教。现有一路300MHz的信号，我想用A/D去采，希望fs是1.2G，可是达不 ...
wusinianjian 发表于 2012-5-5 23:46

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其实这个说起来容易，实现起来就困难了
4个通道的匹配，clk skew和clk jitter都有很到的要求
一般都需要做digital calibration的

wusinianjian · 发表于 2012-5-13 21:43:38

回复 9# fuyibin
能麻烦你细说下原理吗，谢谢了


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