power compiler求教

zqszjmzy · 发表于 2012-5-12 09:49:04

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求助：如何用power compiler进行功耗分析？听说还要用到modelsim，求大牛给介绍一下编写好verilog文件以后的大致流程。

zhq101213 · 发表于 2012-5-12 19:58:20

DC： write_saif AA
ModelSim 读入 AA 仿真， write saif BB
DC ： read_saif BB即可优化power 动态分析

zqszjmzy · 发表于 2012-5-12 22:02:03

回复 2# zhq101213
您好，您说的跟我拿到的一个例子所说的一致，在第一次DC综合时，有这个scr脚本
power_preserve_rtl_hier_names = true
analyze -f vhdl add.vhd
elaborate add
link 这个link是链接什么的？
rtl2saif -output psc.saif -design design_design
运行这个脚本只需要这个add.vhd文件就可以吗？
真心感谢，这么多人看过帖子只有你回复。

zhq101213 · 发表于 2012-5-13 09:38:57

是的，不需要的，大概就是这样的流程，具体细节还需要仔细看看user guide

zhongtongxue · 发表于 2012-10-7 23:01:00

关注，楼主能不能把脚本共享出来哇

yhang0 · 发表于 2012-10-9 17:29:55

这个要看你是做RTL级的还是GATE级的

GATE级的话需要使用单元库转一个lib的saif, 然后做综合后仿真的时候反标这个lib的saif，生成一个gate的saif，然后再用power compiler读入gate的saif分析功耗和优化功耗

gyong22 · 发表于 2019-5-5 17:54:12

good info.

suvking · 发表于 2019-5-6 18:40:58

没用过啊

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