2011年9月3日MTK硬件部门的笔试题：根据时序图写verilog代码

danglang

回复 10# lvlv2011


    膜拜下。看了好一会儿才看明白。

lvlv2011

回复 21# danglang


   
其实是要跳出思维定势，平时可能时序电路接触的比较多，就不会想到用组合电路来做

rrrrrsheed

always@(clk)
     a_q <= a;
  assign b = a ^ a_q;

pontiff

楼上的写错了，少了posedge
话说这个题目应该还是挺基础的

rrrrrsheed

回复 25# pontiff


    确实是写错了，少写了个posedge。谢谢指正

ultraman66

这就是个 双沿的 edge detector
可以用mealy fsm实现

moore就不行了 太慢

ultraman66

//This is a dual-edge detector based on mealy FSM
module detector
(
        input wire clk, reset,
        input wire level,
       
        output reg tick
);

        localparam zero = 1'b0,
                   one = 1'b1;
       
        reg state_reg, state_next;

        always @(posedge clk, posedge reset)
        begin
                if (reset)
                        state_reg <= zero;
                else
                        state_reg <= state_next;
        end

        always @*
        begin
                state_next = state_reg;
                tick = 1'b0;
                case (state_reg)
                       
                zero:
                begin
                        if (level)
                        begin
                                state_next = one;
                                tick = 1'b1;
                        end       
                end
       
                one:
                begin
                        if (!level)
                        begin
                                state_next = zero;
                                tick = 1'b1;
                        end
                end

                default: state_next = zero;
                endcase
        end


endmodule

pontiff

testbench wave

testbench波形图
代码如下：
module detect_wave(input clk,a,

   output c
);
   reg b;
   always @(posedge clk)

begin

b=a;

end

assign c=a^b;
endmodule


`timescale 1ns/10ps
module detect_wave_tb;

reg clk,a;
// instantitate the unit under test


detect_wave uut( .clk(clk),.a(a),.c(c));

initial

begin

clk=0;

a=0;

#15;

a=1;

#35;

a=0;

#40;

a=1;

#52;

a=0;

#69;

a=1;

#75;

a=0;

#20;

$stop;

end

always #10 clk=~clk;
endmodule

chlor

a与clk是异步的，不知道大家为何都可以不同步直接用clk采样a来使用！？？？

sara0830

回复 8# buley


    楼主高手，答案懂了 ，只几行而已，可是很巧妙诶。话说这个结果是怎么推算出来的呢？经验吗？猜的吗？