设计了一个CT SDM

hardmany · 发表于 2010-12-28 17:16:31

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

×

现在正设计一个CTSDM，采样频率160MHz，带宽4MHz，采用了单环3阶4位结构，现在matlab仿真没问题了，但将参数带到实际电路，运放输出却出现了饱和，其中，参考为600mV，输入峰峰值为100mV。同时，电路中，AD用VerilogA模型。运放的GBW为340MHz，增益为66dB。估计问题出在反馈DAC，而DAC我用的是15个current steering DAC cell。大伙帮忙分析下问题出在哪？谢谢

hezudao · 发表于 2010-12-29 00:38:44

就凭现在这些信息就看出问题在哪里的人估计不多，或者说根本没有，因为可能原因实在太多了，真想请教，得先把问题解释清楚

hezudao · 发表于 2010-12-29 00:43:20

你三阶用的同样的opamp? 另外单环三阶4位，不知到你的snr和sqnr要求是不少，4mhz的带宽？确定不是dac delay导致阶数变大？

hardmany · 发表于 2010-12-29 15:27:09

本帖最后由 hardmany 于 2010-12-29 15:32 编辑

问题已解决。AD的转换时间过长了。在模型里改了就好了，谢谢大家关心。

richchan · 发表于 2010-12-29 16:56:23

thank you

accel30 · 发表于 2011-6-17 21:37:22

DINGDING

lijingyou_2011 · 发表于 2012-4-18 10:41:27

回复 1# hardmany

你好，我是sigma delta的初学者，我要做一个连续时间的sigma delta，可是在用matlab建模时，积分器1/s的输出不正常，幅值几乎为0了，您知道是什么原因吗？是我积分器1/s参数设置不对的问题吗？我在eetop上了解到您已经做过一版连续时间的sigma delta了，所以特来请教一下，