DFT scan chain

otogyg

回复 10# wrhwindboy


    非常感谢。
    现在确定不要反沿那部分逻辑的coverage了，老大说改逻辑有风险，不让改。
    谢谢您了，我刚做DFT，以后有什么问题还要请教你。

otogyg

回复 7# eleven61525157


    谢谢。
     但是你这种方式解决不了我这个问题。可能是你没明白我的问题，我说的是capture phase 时候，flop会抓到新的数据，造成flop之前的组合逻辑测试不到。
     你的这个方法只能保证scan shift phase 时候是正确的。

otogyg

回复 8# sigurd


    thank you！
    but you misunderstand my question.I mean during capture phase ,falling flop can capture new data.
    your measure can only guarantee scan shift is correct.

sages

这个要学习了，MARK一下

otogyg

回复 14# sages


    感谢捧场。

yinchyang

关于反沿的问题,有两个办法解决:
1. 照前面提到的,把正沿和反沿的触发器放在不同的扫描链上,不过这样会造成chain length不balance
2.记得可以加lock-up latch,用来把chain shift过程的信号打半拍避免shift过程的hold violation
楼主碰到的问题是capture的时候负沿抓正沿输出存在hold，
其实这个问题是function 模式下的问题，有两种情况：
1.本身在function模式下设计就有hold，这个sta应该能查出来，这是设计问题，timing 不满足
2.function mode下正负沿之间是false path, 没有查出来，在scan mode下反而成了timing path
解决办法是尽量在修timing的时候按照同步来修干净，无论是否为false path.
有一个建议是function mode和scan mode下的时钟通路和沿属性尽量保持一致，这样时序关系尽量保证，修timing 一致性比较好

otogyg

回复 16# yinchyang


    非常感谢，受教了。

otogyg

回复 16# yinchyang


     还有个问题请教。
     这样把所用的正反沿之间的hold都修掉，可能会影响到原有的function吧？

otogyg

回复 10# wrhwindboy


     再请教大侠个问题，生成的test pattern 是不是应该等pr做完，反标时序后在进行simulation？
     望抽空解答!
     非常感谢！

arfeiwy

一般设计的时候就要考虑对DFT的clock/rst等可控，这种可控一般指外部管脚把芯片设置成某种test mode的时候，相应的clock/rst都要按照DFT的规范选择test clock。比如在scan enable模式下，都要选用scan clock代替正常工作时的clock