“10010”序列检测器的状态是7个还是5个？

小鸟探戈 · 发表于 2012-3-8 00:42:21

我看这个例子的时候也觉得应该不需要那么多状态还是该学习楼主的发问的精神我想如果用五个状态功能性和仿真应该是没有问题的例子中的f和a g和b完全是等价的状态例子中这么写可能只是为了方便看或者是考虑到可移植性吧

digitalimage · 发表于 2012-3-10 21:56:36

输入序列的bit数量>=状态机的状态数量,否则肯定有冗余.

digitalimage · 发表于 2012-3-10 22:01:28

这个例子里,a和f重复,c和e重复.

zengjia1106 · 发表于 2012-3-10 23:09:24

写7种状态防止数字逻辑受干扰出错跳入死循环，是有意义的

digitalimage · 发表于 2012-3-11 00:07:28

回复 45# zengjia1106
我认为意义不大,假如真有这种"干扰",就是写更多状态也会出问题.

影子lzz · 发表于 2012-3-11 00:25:42

觉得用5个完全可以了

zengjia1106 · 发表于 2012-3-11 11:32:35

回复 46# digitalimage

这你错了，状态寄存器是用三位二进制表示的，一共才8种状态
idle = 3'd0,
      a = 3'd1,
      b = 3'd2,
      c = 3'd3,
      d = 3'd4,
      e = 3'd5,
      f = 3'd6,
      g = 3'd7;

如果f和g不给他规定走向，那么一旦一个干扰把寄存器变成f或g，那么必死循环的，你要知道不完整的case语句就是一级buffer，就一直在buffer里面循环。多研究一下EMC ，理想和实际是有差距的。

digitalimage · 发表于 2012-3-11 14:10:25

回复 48# zengjia1106

这个我不懂了,写verilog的都知道写case而且分支不全的话,不写default是一个大大的错误.所以不需要多于状态的表述.

digitalimage · 发表于 2012-3-11 14:13:21

回复 48# zengjia1106

另外,你写的这个状态是从0到7,一共8个,用3位表示的,没有多余状态,还用default的话反而不好.

zengjia1106 · 发表于 2012-3-11 23:37:43

回复 50# digitalimage

没看到是casex吗，不是case，所以不但有8种确定的状态，而且还有各种x的状态，而且下面你写的代码初始时不去复位是跑不下去的，因为全是x，那么casex就派上用场了，先赋idle，有了一个起始点，那么接下去就好办了，而且你发现任何状态的下一个状态都不会是f和g，但是就如您所说一样，为了防止发生意外的情况导致系统跑飞，都要使其他的非正常状态规定一个方向可以回到主循环上，就正如单片机的watchdog一样

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