modlsim后端仿真

XIDIANCAD2 · 发表于 2012-2-17 18:17:27

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modlsim后端仿真如果出现建立时间或保持时间违例是不是一定会出现error或warning提醒？

XIDIANCAD2 · 发表于 2012-2-20 15:44:29

回复 2# zhq415758192

OK,thank you!timing check在哪里打开的？

XIDIANCAD2 · 发表于 2012-2-20 16:39:10

回复 4# zhq415758192

好的，我去找找。还有个问题我很疑惑

我刚开始的setuptime slack=1.23ns,holdtime slack=0.067ns（版图后静态时序分析得出的）.去做后仿真时OK，和前仿真一样。但我怕保持时间裕度不够大，于是在encounter里去优化holdtime slack=0.17ns，可是再去做后仿真时却发现后仿真出现了不定态（sdf是min模式）。真是奇了怪了。不知道怎么回事。按理说holdtime slack越大越好。怎么会出现这种情况呢？

XIDIANCAD2 · 发表于 2012-2-21 09:31:20

回复 6# zhq415758192

版图生成后在encounter里提取RC参数有三种模式（RC extraction mode:default, detal, CCE）.spef文件用于PT中去做时序分析。你们用的是哪种模式？CCE需要technical file。我用的是detail模式提取RC参数的。我用的工艺是0.35um。之前听说0.18um或以下的工艺需要用QRC或starxt工具来提取参数才准确。用于后仿真的.sdf文件是在PT中生成的。还有我的clk周期是40ns，但在综合时为了得到较好的网表，我把clk周期写为38ns，那等版图生成后去做静态时序分析时是不是该把clk周期改为40ns？

XIDIANCAD2 · 发表于 2012-2-21 09:48:22

回复 6# zhq415758192

我试了下，条件完全一样，可后仿真却出现不定态。这种情况是不是可能跟激励有关系呀？明显holdslack变大了，按理说后仿真该没问题的！在sdf min模式下后仿真没问题（虽然PT分析holdslack=0.06ns,较小）是不是能确保芯片投片后就没问题了呢？我有点担心。

XIDIANCAD2 · 发表于 2012-2-21 11:48:56

回复 9# zhq415758192

非常感谢！我估计是激励的问题。刚开始出现不定态时是在test.v里，就是I2C的数据端sdain出现不定态导致其他的信号出现了不定态。而sdain信号是通过激励给出的，激励发出的sdaout信号出现了不定态。我再找找原因。

gjp515872411 · 发表于 2012-12-18 23:56:14

恩呢，谢谢

starrymorn · 发表于 2013-12-31 15:54:04

也要做后仿了学习一下

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