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[原创] 20nm工艺下后端设计的一些特点

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发表于 2012-2-19 11:38:35 | 显示全部楼层 |阅读模式

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前一段时间有幸接触到一些20nm工艺的设计,把自己的一些体会与大家分享,大家看看知道就行了,没必要太在意,等你们做20nm设计时记得有这么回事就好了。

1)double pattern
      这个可以说是最变态的要求,现在EDI处理它比ICC要好些,但是也没有完全解决问题
简单说这个要求如下:对低层的metal走线,如果第一根线与第二根线之间是最小间距,就要检查是否有第三根线与第二根线保持这个最小间距,如果有的话,再往后找第四根,一直找下去,如果找到第n根,与第一根也是最小间距,就叫一个“最小间距环”,这个环里面的走线的条数一定要是偶数!!!
      对工具的要求就是要可以自动找出这些“最小间距环”,并且检查是否为偶数。做自动布线时,要求能避免奇数的发生。难点在于这个环可能非常大,如果检测窗口不够大的话,查不到!
      有了这个要求,对手动走线,或者手动修改走线来讲,变得非常困难。
      为什么有这个BT的要求?因为20nm做photo mask时,一层金属层要做2个mask,这种最小间距的走线,一条要去第一个mask,另一条要去另一个mask,交替着来,如果是奇数的话,无法分配mask了!
      接着带来一系列的问题,如果2层mask对不齐的话,就会影响设计的性能,比如电阻电容的大小,线间干扰等。所以在Analog设计是,建议避免使用最小间距,在数字设计做STA时,有可能要同时读入多个spef,按照fast和slow路径分别从不同的spef里面取数

2)cell宽度
      不同Vth cell混搭时,对排在一起的同一种Vth cell的宽度有一定的要求,举例说,一个很小的Low Vth cell不跟单独放在那里!要求周围(不是简单的左右2边,包括上下和对角)有几个Low Vth cell相邻
      麻烦在于如果你要改几个cell,有可能引起周围一大片cell的变更,使得你改好了某个时序,但是又引发了新的时序违反

3)数字电路设计analog化
      以前,一条path中,多加个把buf不是什么大问题,但是在20nm的高速设计中,你不得不斤斤计较每一个buf,尽可能地不要工具插入buf,使得数字设计象模拟设计似的。floorplan稍微一点不合理,就会降低100MHz的速度,因为2GHz和2.1GHz的差别不到24ps. 线间干扰变得非常敏感!
发表于 2012-2-19 11:45:40 | 显示全部楼层
顶起!  cadence和TSMC合作20nm的,所以EDI比ICC要好是很明显的
ICC适合做一些general design
EDI适合做一些advanced design
发表于 2012-2-19 12:52:20 | 显示全部楼层
学习了,谢谢楼主分享
 楼主| 发表于 2012-2-19 14:36:43 | 显示全部楼层




   好像Synopsys也与TSMC合作20nm的设计

我只是说,就现在的工具,仅在double pattern上,EDI比ICC好一些。不引申到其他方面
发表于 2012-2-19 19:04:06 | 显示全部楼层
学习了,谢谢楼主分享.
发表于 2012-2-20 10:09:36 | 显示全部楼层
回复 1# 陈涛


    除了这些以外,DFM上有什么不一样?

版主能帮忙说下40nm下的DFM吗?
以后的项目可能会考虑用40nm,不知道与65nm有什么不一样的?
已经了解了1.Mx.S.5.1不一样。2.不允许filler1,libcell加上space约束。3.library based yield optimization。4.LOCV。
发表于 2012-2-20 10:51:13 | 显示全部楼层
。。学习一下
 楼主| 发表于 2012-2-20 11:02:44 | 显示全部楼层


    除了这些以外,DFM上有什么不一样?

版主能帮忙说下40nm下的DFM吗?
以后的项目可 ...
livia-cn 发表于 2012-2-20 10:09




    真让你问着了,DFM上有一堆新的要求,但是因为涉及到特定foundry的技术,无法在这里讨论。
上面说的几点是每个foundry(T,S,I,你们懂的)共同的要求。
发表于 2012-2-20 12:17:51 | 显示全部楼层
膜拜,了解一下
发表于 2012-2-20 13:21:42 | 显示全部楼层
楼主碉堡了。向楼主学习。
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