上海灿芯Brite诚聘IC前端&后端设计工程师

brite

灿芯半导体（上海）有限公司，是一家ASIC设计服务公司。公司定位于130/90nm以下的高端设计服务与Turn-Key 服务，为客户提供从源代码或网表到芯片成品的一条龙服务。

灿芯半导体由中芯国际集成电路制造有限公司，以及来自海外与国内的风险投资公司共同创建。   

现因业务发展需要，诚聘前端&后端设计工程师，一经录取，我公司将提供具有市场竞争力的薪酬福利待遇。    

简历请发送至shirley.jing@britesemi.com

1、数字前端工程师JD：

主要职责：1. 参与芯片的架构设计、芯片验证流程的规划和实现；2. 负责数字电路的微结构的设计及RTL实现;3. 参与芯片验证环境的建立和实施；4. 电路综合、时间收敛、面积优化、功耗分析、形式验证等；5. 设计自动化有关的Script开发；6. 协助芯片的模块级和系统级验证；7. 参与芯片的FPGA验证；8. 参与芯片Bringup的过程；9. 参与芯片设计流程的制定、开发和维护；
招聘要求：1. 经验要求：1) 五年左右大规模数字集成电路设计验证方面的相关经验；2)ARM CPU或DSP以及SOC系统集成相关经验； 3) 至少有一次以上从芯片设计到投片以及芯片系统调试的整个流程的经验；2. 专业技能：1) 熟悉数字集成电路设计验证流程，深入理解采用Verilog/VHDL语言进行电路设计；2) 具备很强的微结构设计能力，并具备一定架构设计能力；3) 熟悉IP开发的流程；4) 熟悉典型的通信协议，比如USB、UART、SPI等协议，并有从协议到芯片开发的全过程的经验；5) 熟悉数字集成电路的设计验证技术和流程，了解System C、Vera、Perl等工具语言，掌握NC/VCS/Model Sim等工具；6) 熟悉Synopsys、Cadence等前端设计EDA工具和设计流程；7) 对集成电路制造工艺及制造过程有全面地了解；8) 了解嵌入式软件设计，能够使用汇编语言和C语言。9) 电子工程、半导体物理与器件、微电子学或相关专业硕士研究生或以上。

2、后端工程师JD:

Description:

1. Responsible for the development and support of customer based design form netlist to GDS tape out;

2. Responsible for VLSI chip floor plan;

3. Responsible for CTS, Power plan, Placement & Routing, SPF extraction;

4. Responsible for whole chip DRC/LVS, and GDS tape out.

Qualification:

1. 3+ years of experience and minimum of BS in EE or equivalent; MS is a plus. Experienced in one of the major P&R (Place & Route) tool suites (Cadence, Synopsys, Mentor, or Magma);

2. Background in timing closure and signoff (PrimeTime experience);

3. Scripting expertise (Perl, Tcl, or Python) a strong plus;

4. Actual chip tapeout experience on a recent technology node (65nm or below) a strong plus.