请问verilog中的“#”和systemverilog中的“##”区别是啥？

wyj_whu · 发表于 2012-2-17 14:59:08

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请问verilog中的“#”和systemverilog中的“##”区别是啥？
大概都是用来表示延迟的。。。请问具体区别是啥？"##"的地方可以用“#”代替吗？
刚开始看systemverilog...求助~

wrhwindboy · 发表于 2012-2-17 18:59:14

#表示的时间的单位的延时，以你`timescale指定的为最小单位
##是systemverilog assertion里面的语法，表示的是时钟周期的延时，他的最小单位为一个clock周期。
不知道这样你能明白吗？

wyj_whu · 发表于 2012-2-20 09:57:31

回复 2# wrhwindboy

恩，谢谢你，的确是这样的~刚开始看assert语句。。谢谢哈！

cwpeng · 发表于 2015-7-31 11:07:31

# ->delay多少時間
## -> delay多少cycle

liuzcws · 发表于 2016-4-26 14:18:24

不错。

嘎子 · 发表于 2016-4-26 19:33:14

明白了，谢谢！

[求助] 请问verilog中的“#”和systemverilog中的“##”区别是啥？