FPGA使用Timequest分析PLL时钟出现问题，求大神啊

larlyii

今天想试一下Quartus的Timequest，写了一段小程序：
从port（clk）引入50MHz时钟，然后经过锁相环产生一个200MHz的时钟clk_200，利用这个200MHz的时钟clk_200控制一个加法器的输出。程序很简单，但是在利用Timequest进行时序分析的时候，出现了上面图的情况，上图表示可以跑到1G多了，这个 情况求问大神是怎么回事？

我的SDC文件是这样写的：
create_clock -name {clk} -period 20.000 -waveform { 0.000 10.000 } [get_ports {clk}]
create_generated_clock -name {clk_200} -source [get_ports {clk}] -multiply_by 4 -master_clock {clk} [get_pins {PLL_inst|altpll_component|auto_generated|pll1|clk[0]}]


其中clk[0]是PLL生成的。

最后说下我使用的FPGA板子是stratixIII的。
求问各位大神这是什么情况呢？

neoitachi

这个FMAX是分析你现在的电路最大能够跑到的速率，和你的约束没有关系！

larlyii

回复 2# neoitachi


    FMAX居然可以跑到1G多MHz，这明显有点不可信，要是我不加PLL的话再做时序分析肯定跑不到这么快，主要问题还是在PLL这一块的时序约束和分析

neoitachi

This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods.  FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock.  Paths of different clocks, including generated clocks, are ignored.  For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.仔细看看这一段

neoitachi

做STA的时候主要看的不是这个，主要是setup,hold,removal,recovery summary!

sages

回复 5# neoitachi


   虽然STA是分析建立时间和保持时间，但是根据建立时间和保持时间也是能够算出时钟的大小的。在这个分析中，slack可以达到4ns，而约束PLL出来的时钟为200MHz，即5ns，这样的slack显得还是太大了吧。FPGA根据这个slack以及组合逻辑的器件延时以及估计的线延时是可以估计出最大时钟吧。   我想LZ想问的是那个Fmax是怎么算出来的，是表示什么。

blackAJ

design 太小?
200MHz, period = 5ns, 考慮clock skew, slack =4ns.
我能想到的就是你的design 很小

larlyii

回复 7# blackAJ


    恩对，看来是高手啊~一看就看出来了~这个里面只做了一个2位的加法器，其实仅仅就是为了演示到底PLL的输入时钟和输出时钟是怎么约束的

larlyii

回复 4# neoitachi


    它的意思是不是就是说只分析相同时钟，所以STA之后系统时钟能跑到280多MHz，之所以PLL之前的时钟能跑到1G多~主要是因为系统中根本就没用这个时钟，唯一的和它相关的就是PLL的输入时钟，能跑到1G多Hz当然是可能的哟~

按这样的想法，我猜Timequest中分析这2个时钟根本就没去管PLL的输入和输出时钟的倍频关系哟~它只是按照综合和布局布线之后的电路图中的每条路径来进行分析~

blackAJ

他的意思不是PLL能跑到GHz.
意思是你的design worst case下 delay 小於 1ns, 所以"理論上"能跑到GHz.
你的design 我猜是使用PLL 輸出的clock.  所以Timequest當然不會管PLL 輸入clock.
此外如果你的constraint下對, 而且design中確實有跨 source clock 與 pll clock
Timequest是會考慮倍頻的.