各位大虾，如何生成标准单元的verilog仿真模型

hua2011sz · 发表于 2011-12-6 00:10:57

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

最近公司用新库，现在已经用ncx生成了.lib文件

想问用什么软件可以生成用于时序仿真的verilog模型~

网上看过Encounter Library Characterizer可以，但公司还没装这软件，没试过行不行~

各位大虾帮忙顶顶帖啊，谢谢~

bigdogs_seu · 发表于 2011-12-6 14:38:11

学习了

hua2011sz · 发表于 2011-12-6 23:06:12

回复 2# zhq415758192

好的~我试试看~

hua2011sz · 发表于 2011-12-7 23:16:02

回复 2# zhq415758192

ncx 还是不行啊

还有想请想问下Encounter Library Characterizer和EST是一个软件么？

论坛上只见有下ETS的，没有Encounter Library Characterize的下载啊~

谢谢了

belamy · 发表于 2014-1-10 14:50:01

回复 1# hua2011sz

楼主，生成标准单元的verilog仿真模型这个问题你解决了吗我用Library Compiler 的write_lib -format verilog命令转出来的verilog仿真库功能都没错，可是delay time都和lib文件里不同，不管什么cell，什么驱动能力，延时都是0.01

[求助] 各位大虾，如何生成标准单元的verilog仿真模型

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

浏览过的版块

站长推荐 /1