verilog 16进制译码难题解决

older123 · 发表于 2011-11-30 12:38:15

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always @ (cnt1)

case(cnt1)

4'h0:begin led_bit<=8'h7f;sma_bit<=8'hff;end

4'h7:led_bit<=8'hfe;

4'h6:led_bit<=8'hfd;

4'h5:led_bit<=8'hfb;

4'h4:led_bit<=8'hf7;

4'h3:led_bit<=8'hef;

4'h2:led_bit<=8'hdf;

4'h1:led_bit<=8'hbf;

4'h8:begin sma_bit<=8'hfe;led_bit<=8'hff;end

4'h9:sma_bit<=8'hfd;

4'ha:sma_bit<=8'hfb;

4'hb:sma_bit<=8'hf7;

4'hc:sma_bit<=8'hef;

4'hd:sma_bit<=8'hdf;

4'he:sma_bit<=8'hbf;

4'hf:sma_bit<=8'h7f;

default:begin led_bit<=8'hff;sma_bit<=8'hff;end

endcase
请教大家我这样子写有错吗
用QUARTUS2 5.1综合仿真时出错了当CNT1=0001——0111时，led_bit正常，sma_bit老是等于0111_1111;
原代码全部内容在附件中

gmm2322050671 · 发表于 2011-11-30 22:10:20

1.组合逻辑中怎么使用"<="?
2. 每一个4‘h : 中把 sma_bit和led_bit都写全了  ，
例如4’h0:begin led_bit=8'h7f;sma_bit=8'hff;end
   4’h1:begin led_bit=8'hbf;sma_bit=8'h00;end
。。。。。。。
3.always @ (*)即可；
4.检查外围电路上拉  下拉。

qlengyu · 发表于 2011-12-1 08:49:58

用ISE ISim仿了一下，信号是正常的，当CNT1=0001——0111时，sma_bit是等于1111_1111;
仿真图如下：

everhappy · 发表于 2011-12-1 09:00:45

4'h0:begin led_bit<=8'h7f;sma_bit<=8'hff;end

4'h7:led_bit<=8'hfe;

4'h6:led_bit<=8'hfd;

4'h5:led_bit<=8'hfb;

4'h4:led_bit<=8'hf7;

4'h3:led_bit<=8'hef;

4'h2:led_bit<=8'hdf;

本来就是“sma_bit<=8'hff”啊，0～7的时候值都没有变过，只有led_bit有变化