EDI能很好的处理多个clock 扇入同一个REG/CK的情况吗？

zhq415758192

EDI读入的sdc约束可以有下面的情况吗？

  1，  在同一个root点定义两个clock，它们又是同一个源clock的generate clock，这两个clock是完全一样的。
   有必要定义两个clock吗？
2，有很多clock 扇入同一个CK，多到5个，这种约束EDI可以处理好吗？


有片内clock输出到IO上，即generate clock ，这个路径上的个别靠近IO PAD的cell同时也在其他timing path的data path上面，place后，这些cell的delay很大，离PAD的位置很远，EDI没有优化，我试着将这些cell 固定在IO 旁边，也没有改善。 如何才能使得EDI CTS之前就优化这样的path呢？

伽偌

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伽偌

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qingxuan1

后端的东西很想学习啊，没机会现在

陈涛

1）感觉只选一个最快的就可以了
2）在做CTS是，用-forceReconvergent选项
3）CTS之前能优化吗？那些cell连在clock net上，在做为data net计算时，一定有巨大的transition time。只能等到CTS之后再想办法吧

icfbicfb

没必要定义那么多clock吧， 是可选那个更快的，

edi支持multi-clock per reg ，   sdc里面create_clock -add就行了

place之前有没有 specifyClockTree ， 这个对timing是有好处的

zhq415758192

回复 5# 陈涛


    感谢两位版主指教:

    两个clock的频率也是一样的，完全一样。

    -forceReconvergent 具体是什么意思呢？

    在clk tree 上面的cell ，作为data path计算时load很大，delay大到几ns。

zhq415758192

回复 6# icfbicfb


    感谢两位版主指教:

    两个clock的频率也是一样的，完全一样。

    place之前specify了clock.ctstch。

   MinDelay怎么设置比较好呢。我发现我的clock path delay达到了3~4ns。

  怎么能使得个别reg的clk path latency小一点呢？