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[求助] verilog:Unsupported Time variable

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发表于 2011-10-11 19:49:23 | 显示全部楼层 |阅读模式

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大家有没有碰到这个情况呢,再仿真verilog的时候出现错误:Unsupported Time variable time    tm_odt_en;
相应的代码再下边:
if (odt_rtt == 2'b00) begin
                                        if (DEBUG) $display ("%m: at time %t INFO: %s %d ODT Rtt = Disabled", $time, cmd_string[cmd], bank);
                                        odt_en = 0;
                                    end else if (odt_rtt == 2'b01) begin
                                        if (DEBUG) $display ("%m: at time %t INFO: %s %d ODT Rtt = 75 Ohm", $time, cmd_string[cmd], bank);
                                        odt_en = 1;
                                        tm_odt_en <= $time;
                                    end else if (odt_rtt == 2'b10) begin
                                        if (DEBUG) $display ("%m: at time %t INFO: %s %d ODT Rtt = 150 Ohm", $time, cmd_string[cmd], bank);
                                        odt_en = 1;
                                        tm_odt_en <= $time;
                                    end else if (odt_rtt == 2'b11) begin
                                        if (DEBUG) $display ("%m: at time %t INFO: %s %d ODT Rtt = 50 Ohm", $time, cmd_string[cmd], bank);
                                        odt_en = 1;
                                        tm_odt_en <= $time;
                                    end else begin
                                        $display ("%m: at time %t ERROR: %s %d Illegal ODT Rtt = %d", $time, cmd_string[cmd], bank, odt_rtt);
                                        odt_en = 0;
                                    end
发表于 2011-10-11 21:50:34 | 显示全部楼层
你的tm_odt_en定义的是time或者realtime类型吗?
发表于 2011-10-12 13:29:15 | 显示全部楼层
$display里面字符串里需要显示4个参数,但实际提供的只有3个,%m是什么意思?
 楼主| 发表于 2011-10-14 09:49:29 | 显示全部楼层
回复 2# 挂在天边的鱼


    是time类型的,其中real类型的也出现这种错误了
发表于 2011-10-14 11:10:28 | 显示全部楼层
tm_odt_en 定义成很宽的reg试试看
发表于 2011-10-14 17:49:23 | 显示全部楼层
你用的是什么仿真器,哪个版本的,我用vcs 2009.12的是可以的,不会出错。
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