VHDL关于std_logic与integer的关系

bailin7134 · 发表于 2011-8-15 19:00:07

您需要登录才可以下载或查看，没有账号？注册

x

今天看altera的例程，它的加法器用的是4位integer，而一般看到的程序都是用std_logic
请问各位，altera这样应用有什么特殊原因么？还是二者编写的加法器没有区别？

gaurson · 发表于 2011-8-16 13:03:17

如果从综合出来的电路角度出发，integer应该等于32个std_logic信号的并接，例程这么用也许只是为了方便理解，但对实际应用没有参考价值，最好还是使用std_logic或者std_logic_vector[]比较好。

bailin7134 · 发表于 2011-8-16 17:57:09

回复 2# gaurson

谢谢解答，不过这是altera的IP核，所以，我迷茫了...

gaurson · 发表于 2011-8-17 12:59:28

如果是IP的话，就不清楚了，我记得好像没有用integer做为接口数据类型的。

snowinmoon · 发表于 2011-8-18 15:01:51

有倒是有，楼主可以自己写俩加法器的程序仿真出来看看，真的没啥大差别，我觉得它用integer无非是统一性高点，你没必要跟着他走，再说用到的时候也可以自己做类型的转换啊

[求助] VHDL关于std_logic与integer的关系