后端面试--每日一题（062）

陈涛 · 发表于 2011-8-12 11:38:41

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本帖最后由陈涛于 2011-8-12 13:41 编辑

The timing report is created in PT format. The design is 0.5um oldtechnology.
Question:
1) Is there clock tree built in the design?
2) what reasons cause the setup violation? How to manually fix them?

这是一个PT格式的时序报告，使用的是很老旧的工艺，（所以延迟都比较大，不过不影响下面的问题分析）
问题：
1）这个设计里面有时钟树吗？
2）什么原因造成的setup违反？如何手动解决问题？提示：有多个不同的原因

此帖在EDACN上面发表过，感觉是一个比较经典的后端时序分析的问题，留次存照

icfbicfb · 发表于 2011-8-12 11:56:00

重贴以下，还行，没法看，

你哪里来这么多考核题目吗

陈涛 · 发表于 2011-8-12 11:58:46

被人考+考别人+上网找

icfbicfb · 发表于 2011-8-12 12:12:53

哈哈，我来回答下，

1） yes， clock tree built
2） large delay cells in the path , due to large cap/trans violations ,
please do opt to fix it ,

陈涛 · 发表于 2011-8-12 12:23:04

2) 哪个？什么原因造成的？应该如何解决？（不能笼统地说让tool自己去优化）

tt99647 · 发表于 2011-8-12 12:46:54

求正解啊

apacheda · 发表于 2011-8-12 13:05:12

U12 跟U16这两个Cell处有问题，Net Delay太大，主要是因为Transition造成的，简单的说，只要是能修Transiiton的方法都能优化掉这条Path。

tianxiong_14 · 发表于 2011-8-12 13:39:07

回复 4# icfbicfb

这个明显是ideal-clock 只是设置了latency . 你还需要学习。

陈涛 · 发表于 2011-8-12 13:39:53

本帖最后由陈涛于 2011-8-12 13:43 编辑

恭喜7楼找到了2处问题！（还少1个）

什么原因造成这两处的transition过大？从报告里面是可以分析出来的。

这里应该附加一个条件，找出原因并且手动修复，不得使用工具的opt功能

陈涛 · 发表于 2011-8-12 13:45:44

回复 icfbicfb

这个明显是ideal-clock 只是设置了latency . 你还需要学习。
tianxiong_14 发表于 2011-8-12 13:39

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icfbicfb 说的没错，只是不够具体。

还是你要多。。。

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