数字版图如何做LVS验证

kinglij · 发表于 2011-8-3 12:46:41

回复 6# icfbicfb

不知道咋个发给你，所以直接放附件中了

damonzhao · 发表于 2011-8-3 13:54:45

不知道你导出gds的时候用的map有没有问题，看着貌似有和电源地短接的
看不到版图，没法确认

icfbicfb · 发表于 2011-8-3 16:04:07

GT 就是smic 的gate了，

以后会怎样 · 发表于 2011-8-3 16:26:37

先看一下有没有short
把short修掉会好很多

rfid_sh · 发表于 2011-8-3 17:27:35

本帖最后由 rfid_sh 于 2011-8-3 17:36 编辑

回复 10# kinglij

GP用做1.8V的nmos和pmos的poly gate

GT用做其他mos管等等

你确定你的standard cell是要用GT?

因为我们的standard cell的gds是GT，而我们需要的是1.8V的mos管，所以我们把GT改成了GP。即：stream in，然后stream out（加修改了的map文件），再stream in。

aa2263910 · 发表于 2011-8-3 23:49:58

首先看下有没有*.short文件确定电源和地有没有短路
然后所有的port都要做好连接，可以写一个text文件，我不知道你是wire bond还是flip chip的芯片，wire bond最好要写个calibre读入的text文件了，这样便于修改

做lvs的顺序是先对port，再对net，最后再对一些更细的东西

我看你的报告像是smic工艺吧这个工艺VPW和VNW要做个处理我不知道你做了没有

icfbicfb · 发表于 2011-8-4 12:35:39

VDD/VSS 错了，这个当然影响大了，看电源有没有短路，开路现象

提示下：采用case 敏感比较
LVS COMPARE CASE NAMES
SOURCE CASE YES
LAYOUT CASE YES

LVS RECOGNIZE GATE NONE // 不要打开all , 管子会认成gate，比较烦，

提示用hier 比较，
calibre -hier -hcell hcell.list -lvs XXx.lvs
这样hier比较的话错在哪个cell比较清楚，而且没有bug
flat比的话有时候有点问题，

一般encounter 里面clean的话，外面肯定过，你这个是block
还没有pad，比较简单的，主要是lvs设置和spice网表的问题，

如果电源出现问题，是一开始就要去看的，影响很大，

chris_li · 发表于 2011-8-4 16:39:09

看看command file里的设定是否正确。

kinglij · 发表于 2011-8-5 13:20:42

回复 16# aa2263910

你说的太对了，就是VNW和VPW的问题。因为SMIC在对标准单元定义的时候，没有将VNW和NPW作为port引出，所以这个两个始终是浮空的。我们的做法是直接将他们改为VDD和VSS，同时将VDD和VSS做为global，现在LVS已经通过了，不知道你们是如何处理这个问题的？

另外感谢大家的帮助

icfbicfb · 发表于 2011-8-7 17:41:34

LVS COMPARE CASE NAMES
LAYOUT CASE YES
SOURCE CASE YES

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