后端面试--每日一题（060）

陈涛

There is a PLL clock with 50ps jitter and 5ps duty cycle variation. In the design, there are both of posedge Flips and negdege flips. How to transfer the jitter and duty cycle variation into timing constraint?

有一个PLL的时钟，jitter是50ps，duty cycle有5ps的漂移。设计中需要同时用到时钟的上升沿和下降沿，如何把那个50ps和5ps写到约束文件里？

难度：4

陈涛

jitter 是cycle的漂移，和duty cycle的漂移是两码事
所以你的做法过于苛刻了

qingx_j

我的理解：
Output jitter is defined in three ways: period jitter. duty-cycle jitter, and phase jitter.
so，uncertainty=50ps。
请老大指正。

陈涛

如果只是50ps jitter，set_clock_uncertainty -setup 0.05 就好了
难点是那个5ps 的duty cycle 漂移，如何加进SDC？
不然的话，难度也不会是4级

amd2010

set_clock_uncertainty -rise_to 0.05
set_clock_uncertainty -rise_from 0.05
set_clock_incertainty -fall_to 0.055
set_clock_uncertainty -fall_from 0.055
?

陈涛

总算等到明白人了！
这是做法之一，但是当有许多generated clock时，要一一定义，比较麻烦
还有一种更巧妙的方法

qingx_j

崇拜中

xyshadow

Should duty cycle be a percentage then?

ksg12

学习了,看到题目,第一感觉set_clock_uncertainty中应该有option来设置.

陈涛

做法有2种

1）
对所有关连的时钟，逐一设定如下
set_clock_uncertainty -rise_to 0.05
set_clock_uncertainty -rise_from 0.05
set_clock_uncertainty -fall_to 0.055
set_clock_uncertainty -fall_from 0.055

2)
只对PLL的输出时钟
set_clock_latency -source -fall -early -0.005
set_clock_latency -source -fall -late 0.005