一个verilog关于时钟的面试题

xhy04540451 · 发表于 2011-7-14 13:31:50

对与回复可不可以用状态机实现啊

cgssuccess · 发表于 2011-7-14 20:28:37

回复 7# veron

用两次D触发器，消除毛刺

hahaer · 发表于 2011-7-15 10:56:01

3楼说的是对的，不考虑wire delay的话，两者之间相差一个tco＋td。

RainskyXiang · 发表于 2011-7-15 23:11:47

好想这个skew很小，也能自恢复吧。其实也是楼上用verilog写的模四计数器也差不多，菜鸟望指点！

huanguestc002 · 发表于 2011-7-16 09:02:29

回复 17# night_cool

说得对

chenyoyo · 发表于 2011-9-17 22:07:25

回复 15# night_cool

貌似这种回答比较好

kahn01011 · 发表于 2011-9-19 16:11:32

看看。。。。。。

onion2014 · 发表于 2013-3-23 10:05:10

版主说的对以原始的clock信号参考，4分品的比2分品的多了一个clock2q delay

木子田雨 · 发表于 2014-7-5 14:48:27

不怎么理解

浩然若枫 · 发表于 2014-8-27 14:34:11

回复 15# night_cool

想法很好，应该是这样解释

[原创] 一个verilog关于时钟的面试题