一个verilog关于时钟的面试题

veron

最近碰到一个面试题，不知道怎么解决，望高手指点

用Verilog/VHDL实现一个clock generator 。要求如下：

a、实现2分频和4分频

b、使两个输出时钟的skew尽可能小

c、受外部噪声影响后，该电路功能可以自行恢复

justshuashua

两个时钟是要输出到FPGA管脚吗？如果是的话，可以用DDIO打出去，这样两个时钟的skew基本是一样的。

dlb05061131

对于skew，我认为是这样子的。
对于二分频，从clk到clk2f ，delay是：1个 tco 以及1个 td（反相器 ）的延时
对于四分频，就是两个tco，两个td。
那么我在二分频输出之前，增加一个反相器以及一个寄存器就会比较好了。

kknd2009

同意楼上

mcupro

这个题目的要求是用VERILOG实现，我认为说的意思应该是不依赖宏单元实现。至少考到的知识点是两个产生的时钟应该打两个拍子后输出，至于说自恢复，不是很明白。

veron

回复 3# dlb05061131


    二分频的话，应该是一个DFF的Q接一个inverter到它的D，那么delay应该是Tc2q吧，为什么要把inverter的delay算进来呢？不过你的思路应该是对的

veron

回复 5# mcupro


    你说的打两个拍子是指？

veron

回复 3# dlb05061131


    另外，那个自动恢复你有什么想法呢？我在想是不是可以通过某个电路实现反馈，把reset变成1，这样就可以恢复了，但是没有具体的办法。

dlb05061131

回复 6# veron


    在低频的时候，反相器延时一点点不重要，比如说500ps，对于几十兆的时候对相位的影响不大。

   但是，在高频的时候，比如说500MHz的时候，周期才2ns，对于500ps就是90度相位了。

   我想，要求对于skew那么严格，应该就是频率很高了。

   所以，把反相器的延时算进去。

  对于自行恢复，我没搞明白怎么自行恢复。

Lawee

always @( posedge clk
         clk_divide_by2 <= ~clk_divide_by2
二分频

但是自恢复不知道