静态时序分析在设计中常用吗？

yyl494577003

静态时序分析在设计中常用吗？好像很多人都直接上板测试？

warmheard

FPGA设计中确实很少用到，一般都是前仿过了，就上板子了。
有经验的的会在place&route做完后看一下静态时序分析报告，但是即便静态时序分析有几个violation，下到板子里面也很有可能没有问题。

下板子出问题了就应该做一下后仿，看静态时序分析报告我觉得对debug作用不大。

hqhjj

必需的，不然你如何知道PR之后的timing满足要求

DreamFXD

FPGA设计中确实很少用到，一般都是前仿过了，就上板子了。
有经验的的会在place&route做完后看一下静态时序 ...
warmheard 发表于 2011-6-3 14:43

                               
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这样不太合适吧。。。就算是FPGA，布局布线之后也必须看时序报告的。楼上这位同学可能跑的频率不高，在那种频率上100MHz很容易时序不满足的，万一上板发现问题了，也不知道到底是时序问题还是逻辑功能问题呢。
所以我理解：无论是是ASIC还是FPGA，都必须看STA报告

boyzuo

ASIC 必定要跑的

alexander21th

FPGA和ASIC都必须要看的
做FPGA的时候，有的资源一般最好不要操作85%，时序要跑的比要要求要高一些。不然上板子发现问题的时候，很可能查了一两天都查不出问题所在。
ASIC也是如此。
必须要保持时序是没有问题的，才能进行后续进行测试

西湖水

不用后防，FPGA来说，看时需分析报告是不可缺少的一个步骤。时序报告不通过（极个别情况除外），肯定会有问题的。对于大的逻辑来说，比如stratix 4，后仿我估计是会相当的满的。
PS：时序问题，还是要在写代码的时候就消除掉

warmheard

前仿已经保证你的逻辑功能正确了，你所要确定的是时序有没有问题。
只要你的代码规范没有问题，是需要求不是太高，P&R后一般没有问题，所以一般是直接上板子看结果，STA报告最多扫一眼就可以了，不用花费太多的时间在STA报告上，如果上板子不对的话，再去仔细查看STA报告，如果对STA报告中的路径不太确定，最好还是后仿，直接就能看到哪儿出问题了。

这样不太合适吧。。。就算是FPGA，布局布线之后也必须看时序报告的。楼上这位同学可能跑的频率不高，在 ...
DreamFXD 发表于 2011-6-3 23:05

                               
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hfly47

必须的，时序满足的前提下才能上板子调试，不然就是无用功

110500623

具体看设计中的频率跑到多高，还有所用到的FPGA资源是不是较多，当频率高，占用资源有比较多的情况下，进行P&R就比较困难，可能时序会不满足，下到板上的话会出现不稳定的状态，我遇到过时序不满足，下到板上，复位fpga重新配置，每次出来的结果不一样，又怀疑硬件问题，排查很久，最好跑个时序都能满足的就正常了。