verilog里面的RAM的初始化问题

greenhope

比如设计一个RAM代码如下：

请问除了用reset信号赋初始值，还有别的办法吗？有没有办法在test bench里面给初始值啊？只是用于仿真。

希望有高手给个建议啊，先谢谢了！




module memory_8x8_1r_1w(clk, addr_r0, addr_w0, ctrl_rw0, mem_i0,  mem_o0);

     input               clk;
     
     input  [2:0] addr_r0;        // memory address for reading
     input  [2:0] addr_w0;        // memory address  for writing
     
     
     input               ctrl_rw0;        // 1: write,  0: read
   
     input  [7:0] mem_i0;     // input data for writing
   
     output [7:0] mem_o0;      // output data  from reading
     reg   [7:0] mem_o0;
     
     reg [7:0] mem_arr [7：0];

always @ (posedge clk) begin
         if (ctrl_rw0) mem_arr[addr_w0] <= mem_i0;
         else    mem_o0 <= mem_arr[addr_r0];
  end
endmodule

ee_designer

用initial载入文件进行初始化，只用于仿真！

acgoal

reset不能用于RAM的初始化（除非仿真）。
所以你要明确问题的着重点，是RTL代码还是做仿真

greenhope

回复 2# ee_designer


    能给个简单的例子，或者简单的verilog语句吗？我尝试在test bench里面的initial里面写，但是好像不对，最后读出来的是xxx.

greenhope

回复 3# acgoal


    谢谢回复。

    不好意思，我没把我的问题说清楚。我只是用于仿真，看看我的代码对不对的。

acgoal

用于仿真的话，
memory_8x8_1r_1w.mem_arr[0] =
memory_8x8_1r_1w.mem_arr[1] =
一直这样写下去，在initial里面赋值

temll

仿真的话，可以通过readmemh直接对整块memory赋初值。

ee_designer

如果你用xilinx的ISE可以偷个懒，呵呵！在菜单EDIT下有一个language Templates/verilog/coding examples/RAM下有例子

greenhope

回复 6# acgoal


    非常感谢！我开始是这么写的，但是不知道要在mem_arr前面加上实例化的名字。

greenhope

回复 8# ee_designer


    谢谢建议！