请问set_clock_latency 设太大会有什么不好

jiazhuliang

OCV是指在capture 和 launch两条时钟路径上采用两种CORNER去分析,时钟路径越长两种coner分析的偏差值就越大越容易出现slack.

juniper14211

If timing of design is marginal, the design might not be convergent, which causes run timing very long.
All additional buffering will increase the power consumption and you might have difficult time to fix hold time issue. Remember hold time is more important than setup time.

destiny21

回复 3# meijingguoyu
在综合阶段
clock uncertainty = clock skew + jitter + margin

lixunwangsan

综合的时候如无特殊要求可以不用加set_clock_latency，除非已经确定要用useful_skew，比如memory时钟端。
后端CTS的时候可以设置max insertion delay控制latency，太长会增加功耗和面积，也可能会引起hold违例，具体数值视时钟树深度来定。

meijingguoyu

好高深啊，我需要逐个消化，谢谢楼上诸位

meijingguoyu

回复 13# destiny21


    那么set_clock_uncertainty  一般是不是设置为clock的半个周期啊？
或者如何设置啊，还有clock skew ， jitter ， margin 如何设啊

ylduan_syn

个人认为同步情况下设置 set_clock_uncertainty没有

艾清别诺

看完了还是不知道uncertainty这个值设多少，怎么没有人说说经验值啊

xiaosha921

回复 18# 艾清别诺


    请问你知道了吗？我也想知道，如果知道可以告诉我吗？谢谢诶，急需。。。。。

ksg12

不同的工艺库不一样，当然还取决于你的时钟质量，可以给你一个参考，90nm: 120ps setup, 90ps hold.