求助:synopsys design_ware的IP综合问题

chenzhao.ee

要用到design_ware里面的IP核，纯组合逻辑，若要获得理想的性能需要将其流水化，怎么在综合的时候插入寄存器，使得其分成几个节拍？
多谢！！！

acgoal

回复 1# chenzhao.ee


    胆子很大啊，designware没有源代码提供给你，你贸然的ECO修改网表，如何保证功能正确哦，怎么验证。目前synopsys的designware综合后跑道600兆都没问题，你为什么还要添加流水线？

chenzhao.ee

不会跑到600M啊，我用SMIC .18的库跑DW的除法单元，输入位宽比较大，结果最后跑出来只有10M左右的频率，后来又加入了寄存器自动插入优化功能，就是在DC的脚本在compiler之后加入了optimize_registers，再compiler，结果能跑到120左右，由于跑出来的网标需要在FPGA验证时候使用，这个网标在QUARTUS里面综合时候根本跑不到100多M，只有10M左右的频率，搞不清楚是怎么回事？

acgoal

回复 3# chenzhao.ee


    0.18的库当然跑不到600M了，你调查一下0.18工艺库最快能跑到多快吧。
    另一个角度来说，0.18数字工艺早就淘汰了，还用他干嘛。用0.18你还想跑几百兆也是不可能的。10年前的技术，那时候还没这么快呢。
    FPGA上要做特定的优化，据我所知，synplify_premier才支持synopsys designware的，不知道你quartus怎么做的呢。FPGA上逻辑运行的速度很大取决于你选择的FPGA型号，要是运行120M左右，如果是大量的算术运算，那差不多要中高档的才能达到这个要求。你多做做调查研究吧。如果随意想的话，设计很难的。

chenzhao.ee

没对频率要求这么高，.18工艺需要浮点除法电源在120M左右，不行的话可以插入pipeline stage，多加几级是可以接受的，能改能够达到这个频率的要求。另外就是在FPGA上需要跑到70M，dw_fp_div这个IP核心DC综合出来只有10M左右，尝试几种插入流水的方法能提高到120M，但是这些方法都是我们在DC环境里面尝试出来的，不是很放心。现在有个IP核dw_fp_div_seq，可以指定cycle的个数，当然cycle越多，频率就会越高，这也是我所期望的，直接参数给定，但是DC综合出来的是空网标，report_timing也显示不了任何的信息。现在急切想解决一下两个问题：
<1>.如果使得dw_fp_div这个IP核流水化，就是把在.18工艺下能够到120-130M的频率，多加几级寄存器无所谓，有没有一些有些理论依据的方法？
<2>.dw_fp_div_seq这个IP核如何调用？

多谢！！！！

fanjicong

回复 2# acgoal


   你说的是定点吧，如果是浮点单元，跑的还是很慢的，而且没有流水线，这是很纠结的！

davisleey

学习。。。。

ceciliazf

拿个小板凳学习。。。。

土豆烧牛肉WOW

如何使用pipeline-design命令给路径延迟较长部分多插入几级触发器？还是没解决