询问一个输出延时的问题，VERILOG的

zlgy2

回复 10# lq4080


   非常感谢 我好好看下

dsj1957

学习一下

dsj1957

感谢分享

lq4080

回复 11# zlgy2


    不用客气，呵呵。

zlgy2

回复 14# lq4080


   
见图,firen2 firen3 `波形 第一个周期的时间大于后面的周期  ··后面的周期都为20ms 占空比也都为1：2

但是第一周期就比较大  ··

根据您的代码，counter2  在 counter1计数小于1666的时候也在计数 这时候firen输出也为1

counter3相对于counter2也类似

能够让脉冲第一个周期的时间也一样？

zlgy2

module firen2(clk,rst,firen,firen1);

input clk;
input rst;

output firen;
output firen1;


reg [14:0]count;
reg firen;
reg firen1;



always@(posedge clk or posedge rst )
if (rst)
count<=15'D0;

else if(count<20000)
count<=count+15'D1;

else
count<=15'D0;




always@(posedge clk or posedge rst)
if (rst)
firen<=0;
else if(count<6666)
firen<=1;
else
firen<=0;

always@(posedge clk or posedge rst)
if (rst)
firen1<=0;
else if((count>1666)&&(count<8333))
firen1<=1;
else
firen1<=0;

endmodule

在时间的取值上好像不是很准确 这是用纯粹计数器计算的··那样第一个周期也会延时

LQ4080 这样是否可以？

lq4080

回复 16# zlgy2


    只要你在Reset之后，不要都复位，counter3 <= 15'D0;counter2 <= 15'D1667;counter3 <= 15'D3334就行了，第一个周期也能满足。

zsan566

学习了