STA后report_timing的报告分析

hxfwdzx

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Report : timing
        -path full
        -delay max
        -max_paths 1
Design : adder_N4
Version: Z-2007.03-SP2
Date   : Tue Nov 13 11:46:02 2007
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Operating Conditions: TYPICAL   Library: umcl18g212t3_tc_180V_25C
Wire Load Model Mode: top

  Startpoint: b[0] (input port clocked by clk)
  Endpoint: s_reg[4] (rising edge-triggered flip-flop clocked by clk)
  Path Group: clk
  Path Type: max

  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adder_N4           suggested_10K         umcl18g212t3_tc_180V_25C

  Point                                                   Incr       Path
  --------------------------------------------------------------------------
  clock clk (rise edge)                                   0.00       0.00
  clock network delay (ideal)                             0.20       0.20
  input external delay                                    0.67       0.87 r
  b[0] (in)                                               0.04       0.91 r
  i_rca/b[0] (rca_N4)                                     0.00       0.91 r
  i_rca/i_fa_0/b (fa_0)                                   0.00       0.91 r
  i_rca/i_fa_0/i_ha_0/b (ha_0)                            0.00       0.91 r
  i_rca/i_fa_0/i_ha_0/U1/Z (HDEXOR2D2)                    0.15       1.06 f
  i_rca/i_fa_0/i_ha_0/s (ha_0)                            0.00       1.06 f
  i_rca/i_fa_0/i_ha_1/b (ha_7)                            0.00       1.06 f
  i_rca/i_fa_0/i_ha_1/U2/Z (HDAND2D1)                     0.11       1.18 f
  i_rca/i_fa_0/i_ha_1/co (ha_7)                           0.00       1.18 f
  i_rca/i_fa_0/U1/Z (HDOR2D1)                             0.20       1.38 f
  i_rca/i_fa_0/co (fa_0)                                  0.00       1.38 f
  i_rca/i_fa_1/ci (fa_3)                                  0.00       1.38 f
  i_rca/i_fa_1/i_ha_1/a (ha_5)                            0.00       1.38 f
  i_rca/i_fa_1/i_ha_1/U2/Z (HDAND2D1)                     0.14       1.52 f
  i_rca/i_fa_1/i_ha_1/co (ha_5)                           0.00       1.52 f
  i_rca/i_fa_1/U1/Z (HDOR2D1)                             0.20       1.73 f
  i_rca/i_fa_1/co (fa_3)                                  0.00       1.73 f
  i_rca/i_fa_2/ci (fa_2)                                  0.00       1.73 f
  i_rca/i_fa_2/i_ha_1/a (ha_3)                            0.00       1.73 f
  i_rca/i_fa_2/i_ha_1/U2/Z (HDAND2D1)                     0.14       1.86 f
  i_rca/i_fa_2/i_ha_1/co (ha_3)                           0.00       1.86 f
  i_rca/i_fa_2/U1/Z (HDOR2D1)                             0.20       2.07 f
  i_rca/i_fa_2/co (fa_2)                                  0.00       2.07 f
  i_rca/i_fa_3/ci (fa_1)                                  0.00       2.07 f
  i_rca/i_fa_3/i_ha_1/a (ha_1)                            0.00       2.07 f
  i_rca/i_fa_3/i_ha_1/U2/Z (HDAND2D1)                     0.14       2.21 f
  i_rca/i_fa_3/i_ha_1/co (ha_1)                           0.00       2.21 f
  i_rca/i_fa_3/U1/Z (HDOR2D1)                             0.18       2.39 f
  i_rca/i_fa_3/co (fa_1)                                  0.00       2.39 f
  i_rca/co (rca_N4)                                       0.00       2.39 f
  s_reg[4]/D (HDDFFRPQ1)                                  0.00       2.39 f
  data arrival time                                                  2.39

  clock clk (rise edge)                                   4.00       4.00
  clock network delay (ideal)                             0.20       4.20
  clock uncertainty                                      -0.10       4.10
  s_reg[4]/CK (HDDFFRPQ1)                                 0.00       4.10 r
  library setup time                                     -0.02       4.08
  data required time                                                 4.08
  --------------------------------------------------------------------------
  data required time                                                 4.08
  data arrival time                                                 -2.39
  --------------------------------------------------------------------------
  slack (MET)                                                        1.69



请问那个incr和path分别代表什么？path如果是路径的话怎么会有 0.20之类的数据？

shxr

Point                                                   Incr       Path
clock clk (rise edge)                                   0.00       0.00
clock network delay (ideal)                        0.20       0.20
input external delay                                  0.67       0.87 r
b[0] (in)                                                      0.04       0.91 r
i_rca/b[0] (rca_N4)                                     0.00       0.91 r
i_rca/i_fa_0/b (fa_0)                                   0.00       0.91 r

拿出上面一部分分析，从时钟源上升沿时刻0开始，其中delay是0.20+0.67=0.87，再到达b[0]in端的时间是0.91，由b[0]in到b[0] (rca_N4)得延时为0，接着到i_rca/i_fa_0/b (fa_0) 的延时为0，incr便是上一个节点到本节点的延时，path便是各inc的累加。

还请大侠们批评指正

liqz

楼上是对的，0.2表示你这一步的延时是0.2ns

nan123chang

是的。
path后面的'r' 或'f'代表此信号此时为上升沿还是下降沿。
详见：http://www.altera.com/literature/an/an554.pdf

zhouzhiping849

你上面这条path是在进行setup time check，所以slack = data required time - data arrival time；
如果是hold time check的话，slack = data arrival time - data required time；slack为正表示timing meet。

hxfwdzx

谢谢ls的大牛们

Langjityb

路过路过！

jack888518

你上面这条path是在进行setup time check，所以slack = data required time - data arrival time；
如果是 ...
zhouzhiping849 发表于 2010-11-2 17:08

                               
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   你把IC公司后端职位的笔试题都透露出来了.....

黑色快乐

请问 可以指定报某一条路径的timing么（用的RC）？
UG上说可以使用 from ，to 或者through 可以报 pin的timing  但是我试过了 可以报 port ， clock 的timing 。
用来报 pin的 timing 时总是报执行 错误
使用命令如： report_timing -from 【find / test_u/abc_i】