关于Verilog的问题

arsenal1215 · 发表于 2010-9-26 17:08:57

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本人做testbench想将一个信号延迟N个cycles输出，问有没什么不可综合用于仿真的语句可以用来延迟信号？
望赐教

warmheard · 发表于 2010-9-26 17:26:01

试一下wire #(N*Tclk) s_dly = s;
或者 assign #(N*Tclk) s_dly = s;

arsenal1215 · 发表于 2010-9-27 09:37:39

回复 2# warmheard

在always块里用什么呢？

gaurson · 发表于 2010-9-27 12:05:09

都是用#即可

tang6111111 · 发表于 2010-9-27 13:17:11

# n*cycles;

chenhongyi · 发表于 2010-9-27 14:55:45

#500 这些是不可综合的。
可以用计数的办法来控制输出，
或者写一个D ff来延时，当然周期是可以配置的。

xuelongzhao · 发表于 2010-9-28 10:47:10

同楼主一样，我也对于如何实现精确的延时而头疼呢。。
有没有哪位高手可以说出一种方法，可以实现比时钟周期小的多的延时啊（比如说时钟为100us，而要实现30ns左右的延时），当然是要在QUARTUS里面可以综合的那种VERILOG程序哈。。

小弟在这里不胜感激哈。

idleperson · 发表于 2010-9-30 13:32:48

回复 7# xuelongzhao

要可综合的话，肯定要有时钟控制啊，

你的延迟比较小，就需要再产生一个高频率的时钟（比如pll倍频），然后用这个时钟来控制信号延迟啊。

levin.lg · 发表于 2010-10-2 01:08:50

采用如下语句可以实现比较准确的延时
repeat(n) @(posedge clk);
@（posedge clk）
begin
end

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