使用Modelsim对触发器进行仿真，到底应该怎样写testbench?

highball

我用Modelsim仿真自己的设计，但是对于怎样写触发器的testbench一直糊涂，大家看一下我的代码并赐教。

dff_test.v

1. module dff_test
   
2. (
   
3.     CLK,
   
4.     D,
   
5.     Q
   
6. );
   
7. 
   
8. input CLK;
   
9. input D;
   
10. output Q;
    
11. reg Q;
    
12. 
    
13. always@(posedge CLK)
    
14. begin
    
15.     Q <= D;
    
16. end
    
17. 
    
18. endmodule
    

复制代码

dff_test_tb.v

1. module dff_test_tb  ;
   
2. 
   
3.   reg    D   ;
   
4.   wire    Q   ;
   
5.   reg    CLK   ;
   
6.   
   
7.   dff_test  
   
8.    DUT  (
   
9.        .D (D ) ,
   
10.       .Q (Q ) ,
    
11.       .CLK (CLK ) );
    
12. 
    
13. initial
    
14. begin
    
15.     CLK = 1'b0;
    
16.     #500;
    
17.     forever #50 CLK = ~CLK;
    
18. end
    
19. 
    
20. initial
    
21. begin
    
22.     D = 1'b0;
    
23.     #3000;
    
24.     @(posedge CLK);
    
25.     D = 1'b1;
    
26.     #10000;
    
27.     @(posedge CLK);
    
28.     D = 1'b0;
    
29.     #110;
    
30.     @(posedge CLK);
    
31.     D = 1'b0;
    
32. end
    
33. 
    
34. endmodule
    

复制代码

我认为仿真的结果Q应该比D迟一个时钟节拍，但是仿真的结果却如下图所示



Q并没有比D迟一个时钟节拍。难道是@（posedge CLK）这种等待时钟沿的方法没有使D信号的产生发生在CLK的上升沿之后？

请大家赐教，谢谢！

gaurson

你对触发器的验证激励，就不用写等待时钟了，只要提供电平和时间即可。触发的东西交给你的设计去采集边沿了。把@的都去掉，没必要加入同步机制。

highball

2# gaurson

gaurson，谢谢你的回复！
你的意思是说去掉@语句，只用延迟吗？那么如果我的时钟初始值是0，从时间0就开始产生，并且周期是100，那么在比如150，250，1050等等这样和时钟上升沿同步的时刻改变信号D的值，这个被改变的值是立刻会被触发器采到的，从仿真结果上来看也是没有延迟一拍的，除非我把这个信号的改变推迟一点，稍晚于时钟的上升沿。

gaurson

如果是功能仿真的话，一般都是这样的。只要输入的数据都是同一时刻产生的，基本能采样到。

highball

4# gaurson
gaurson，十分感谢！我还有问题继续请教。
如果真如之前所说，这样的激励写法会让和时钟上升沿同时改变的信号在刚刚改变时就被时钟采到，那么如果有一个信号是D和Q运算产生的，那么这个信号的仿真结果是和预期的结果不符的啊
请看如下
dff_tb.v

1. module dff_test
   
2. (
   
3.     CLK,
   
4.     D,
   
5.     Q
   
6. );
   
7. input CLK;
   
8. input D;
   
9. output Q;
   
10. reg Q;
    
11. wire A;
    
12. assign A = Q & (~D);
    
13. always@(posedge CLK)
    
14. begin
    
15.     Q <= D;
    
16. end
    
17. endmodule
    

复制代码

dff_test_tb.v

1. module dff_test_tb  ;
   
2. 
   
3.   reg    D   ;
   
4.   wire    Q   ;
   
5.   reg    CLK   ;   
   
6.   dff_test  
   
7.    DUT  (
   
8.        .D (D ) ,
   
9.       .Q (Q ) ,
   
10.       .CLK (CLK ) );
    
11. initial
    
12. begin
    
13.     CLK = 1'b0;
    
14.     forever #50 CLK = ~CLK;
    
15. end
    
16. initial
    
17. begin
    
18.     D = 1'b0;
    
19.     #150;
    
20.     D = 1'b1;
    
21.     #300;
    
22.     D = 1'b0;
    
23. end
    
24. endmodule
    

复制代码

仿真结果


本意是想在D信号的下降沿后产生一个一时钟周期宽度的脉冲，现在的仿真结果只是一个刺，这样的话对后级使用A信号的电路是不是就产生了影响？

请赐教！

yongfenr

如果D的产生一定要跟CLK的上升沿相关的话，用第一种testbench，并改为非阻塞赋值：D <= 1'b1 和 D<= 1'b0.

highball

6# yongfenr
感谢yongfenr！
我使用了非阻塞赋值，的确解决了问题，就是对其中的原因还不是很明白。

deangreen

问个简单的问题：
我写的test程序仿真时，波形图为什吗只能防出输入波形（TEST里写的），但相应的输出波形没有？

genus001

问个简单的问题：
我写的test程序仿真时，波形图为什吗只能防出输入波形（TEST里写的），但相应的输出波形没有？
deangreen 发表于 2010-9-19 17:19

                               
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你调用要仿真的模块了么？

kenpachi11

謝謝分享