FPGA设计环境中加时序约束.doc

Fei_Fly · 发表于 2010-9-15 17:00:36

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在给FPGA做逻辑综合和布局布线时，需要在工具中设定时序的约束。通常，在FPGA设计工具中都包含有4种路径：从输入端口到寄存器，从寄存器到寄存器，从寄存器到输出，从输入到输出的纯组合逻辑。通常，需要对这几种路径分别进行约束，以便使设计工具能够得到最优化的结果。

zoufeizl · 发表于 2010-9-15 19:35:06

非常不错，顶一个

charrijon · 发表于 2010-9-15 20:13:43

xiexie，正好碰到这个问题

mtwumtwu · 发表于 2010-9-15 20:47:45

good reference book , tks !!!

zsan566 · 发表于 2010-9-15 21:52:05

我该不是被楼主忽悠了吧？

lycxy521 · 发表于 2010-9-15 22:39:48

谢谢！！了！！！！！！！！！！！谢谢！！了！！！！！！！！！！！

amyxxf · 发表于 2010-9-15 22:52:30

一直感觉没什么关系，但是这几天跑低温的时候出问题了，看来还是有必要添加时序约束的

linyuanfei · 发表于 2010-9-17 10:21:15

smeiyang · 发表于 2010-9-17 10:51:35

好东西，谢谢

Fei_Fly · 发表于 2010-11-4 15:32:29

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[资料] FPGA设计环境中加时序约束.doc