请教一下：PLL稳定性怎么仿真？

雨白合 · 发表于 2010-8-31 10:59:48

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请教一下锁相环的稳定性怎么仿真？电路怎么接？谢谢

fogworld · 发表于 2010-8-31 21:43:39

直接接成闭合回路，然后仿上电tran，锁定之后可以再在参考时钟上加一个step，看能否再锁定。

雨白合 · 发表于 2010-8-31 22:06:57

没有怎么看明白，能说明白一点吗？锁定以后怎么加step？注：我仿真的时候输入参考信号本来就是方波信号。
我的理解是：PLL本身对输入参考信号来说是一个低通滤波器，稳定性分析是不是说加的高频信号能不能被滤掉？这样理解对不对？
望指教

jyhking · 发表于 2010-10-9 08:54:47

回复 3# 雨白合

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jeffreyzhu · 发表于 2010-10-9 20:27:15

可以用matlab建立行为级，而后看phase margin, 还可以在CADENCE环境下建立模型，用AC仿真看相位裕度

stoneclizs · 发表于 2010-10-10 11:23:04

先用行为级验证（用matlab或专门的pll设计小软件）：设定滤波器阶数、CP电流、环路带宽等主要参数，就可以保证相位裕度，即稳定性。然后电路瞬态仿真再看稳定性。

xenosxu · 发表于 2022-10-20 17:04:27

fogworld 发表于 2010-8-31 21:43
直接接成闭合回路，然后仿上电tran，锁定之后可以再在参考时钟上加一个step，看能否再锁定。 ...

你好，请问这个step怎么加，我是用vdc串联ref pulse，增加的step，但是这个step的脉宽应该如何设置，是要基于环路带宽去设置step脉宽么？

xenosxu · 发表于 2022-10-20 17:08:23

xenosxu 发表于 2022-10-20 17:04
你好，请问这个step怎么加，我是用vdc串联ref pulse，增加的step，但是这个step的脉宽应该如何设置，是要 ...

不是vdc是vpwl

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