Verilog 计数器波形仿真

xulileo · 发表于 2010-8-27 10:30:17

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求助Verilog 计数器波形仿真，在执行到31时会突然变成[] ! 之类的符号如图，我定义也给了8bit，请问问题出在哪了？程序设置？

liuxiantao11 · 发表于 2010-8-27 10:56:19

应该是程序设置有问题，与位数无关，因为加到一定后会回零的

s00750 · 发表于 2010-8-27 13:42:07

这个是数制设置问题，设置成无符号整型就可以了

shxr · 发表于 2010-8-27 14:34:23

在波形窗口设置成无符号整型试试

xuyuejiang · 发表于 2010-8-27 16:36:36

能说下为什么会这样呢

xulileo · 发表于 2010-8-27 17:06:40

这个是数制设置问题，设置成无符号整型就可以了
s00750 发表于 2010-8-27 13:42

登录/注册后可看大图

已经弄好了，非常感谢！

xulileo · 发表于 2010-8-27 17:08:02

在波形窗口设置成无符号整型试试
shxr 发表于 2010-8-27 14:34

登录/注册后可看大图

已经弄好了，非常感谢！

Apenper · 发表于 2015-7-8 10:22:46

怎么解决的啊

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